JPS61253839A - 半導体パツケ−ジ - Google Patents
半導体パツケ−ジInfo
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- JPS61253839A JPS61253839A JP9541285A JP9541285A JPS61253839A JP S61253839 A JPS61253839 A JP S61253839A JP 9541285 A JP9541285 A JP 9541285A JP 9541285 A JP9541285 A JP 9541285A JP S61253839 A JPS61253839 A JP S61253839A
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- JP
- Japan
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- package
- mending
- pads
- semiconductor
- led
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体デバイスのパフケージングに係り、特
に、７リツプチツプの様に平面的に電極を取り出したデ
バイスのテスティング及びアセンブリに好適な半導体パ
ッケージに関する。
に、７リツプチツプの様に平面的に電極を取り出したデ
バイスのテスティング及びアセンブリに好適な半導体パ
ッケージに関する。
平面的に電極を取り出した半導体デバイスの例は、特公
昭５８−２７６６５号公報に示されているが、この構成
は、設計ミスなどを補修するために１チツプの信号を一
度配線基板の表面に取り出し、その後チップ間の相互接
続を導く様に設計されている。この様な構成３取る場合
１牛導体デバイスの単体テストは非常に難かシく、ＤＣ
テストは可能であるにしても、ＡＣテスト、エージング
は不可能に近い。
昭５８−２７６６５号公報に示されているが、この構成
は、設計ミスなどを補修するために１チツプの信号を一
度配線基板の表面に取り出し、その後チップ間の相互接
続を導く様に設計されている。この様な構成３取る場合
１牛導体デバイスの単体テストは非常に難かシく、ＤＣ
テストは可能であるにしても、ＡＣテスト、エージング
は不可能に近い。
一方特公昭５７−４８８６１号公報に示される構成は、
配線基板の電気特性を改良するために、半導体デバイス
に共通する部分を切り出し、インターポーザとして利用
するものである。しかしこの例は、配線基板の電気特性
を改良するためのもので半導体デバイスのテスティング
に対する配慮がなされていない。
配線基板の電気特性を改良するために、半導体デバイス
に共通する部分を切り出し、インターポーザとして利用
するものである。しかしこの例は、配線基板の電気特性
を改良するためのもので半導体デバイスのテスティング
に対する配慮がなされていない。
本発明の目的は、平面的に電極を取り出すタイプの半導
体デバイスに、テスティング性が良好であるとともに１
補修機能を有する半導体パッケージを提供することにあ
る。
体デバイスに、テスティング性が良好であるとともに１
補修機能を有する半導体パッケージを提供することにあ
る。
半導体デバイスの高集積化により、平面的に電極を形成
した７リツプチツプが注目を集めているが、テスティン
グ性に難点があり、普及を防げている傾向がある。
した７リツプチツプが注目を集めているが、テスティン
グ性に難点があり、普及を防げている傾向がある。
またテスティングのために、フラットパックで行なわれ
ているテスト用ボードを７リツプチツプに適用すると、
チップを取り外す際に７リツプチツプの電極を損傷させ
てしまい、アセンブリが困難となる。
ているテスト用ボードを７リツプチツプに適用すると、
チップを取り外す際に７リツプチツプの電極を損傷させ
てしまい、アセンブリが困難となる。
本発明の基本的な考え方は、７リツプチツプをテストが
可能な形状にパッケージングして利用しようとするもの
である。このタイプのものとしては、フリップチップを
ＰＧＡ、あるいは、フラットパックに収納する方法が知
られているが、これらは、ともにパッケージングに要す
る面積が大きく、７リツプチツプの利点な生かした構造
とはいえない。
可能な形状にパッケージングして利用しようとするもの
である。このタイプのものとしては、フリップチップを
ＰＧＡ、あるいは、フラットパックに収納する方法が知
られているが、これらは、ともにパッケージングに要す
る面積が大きく、７リツプチツプの利点な生かした構造
とはいえない。
そこで本発明では、フリップチップの特徴をほぼ最大限
に生かしたフリップチップのパッケージングを提供する
ものである。
に生かしたフリップチップのパッケージングを提供する
ものである。
〔発明の実施例〕
以下、本発明の一実施例を第１図により説明する。本実
施例は、セラミック多層板２に７リツプチツプ１を９５
Ｐｂ −５Ｓｎ等の高温半田で接続し、チップの信号を
一担補修パッド５に導き、更にパッケージの外部電極４
に導いている。またこの例では電源は補修パッドを経由
せずに外部電極４に導いた構成を取りている。本パッケ
ージのテストは補修パッド５または、パッケージの外部
電極４により行うが、本パッケージのアセンブルを通常
の共晶半田等で行う場合には、外部電極４に予め半田を
盛っておくことにより、外部電極４にビンを接触される
ことにより、良好な接触が可能となるため外部電極４を
利用する方が便利である。
施例は、セラミック多層板２に７リツプチツプ１を９５
Ｐｂ −５Ｓｎ等の高温半田で接続し、チップの信号を
一担補修パッド５に導き、更にパッケージの外部電極４
に導いている。またこの例では電源は補修パッドを経由
せずに外部電極４に導いた構成を取りている。本パッケ
ージのテストは補修パッド５または、パッケージの外部
電極４により行うが、本パッケージのアセンブルを通常
の共晶半田等で行う場合には、外部電極４に予め半田を
盛っておくことにより、外部電極４にビンを接触される
ことにより、良好な接触が可能となるため外部電極４を
利用する方が便利である。
また半導体の設計ミスは、補修パッド５から出ている２
本のスルーホール間の電気的接続を切り、ワイヤを走ら
せることにより可能となる。
本のスルーホール間の電気的接続を切り、ワイヤを走ら
せることにより可能となる。
この補修は、本パッケージ内、またはアセンブル後、パ
ッケージ間で行ってもよい。
ッケージ間で行ってもよい。
本例では１セラミック多層板を利用したパッケージであ
るため、パッケージ間の相互配線は、同種のセラミック
板に配線を施こしたものが、信頼性上望ましいが、特に
限定はされない。
るため、パッケージ間の相互配線は、同種のセラミック
板に配線を施こしたものが、信頼性上望ましいが、特に
限定はされない。
本発明の今一つの例を第２図、第３図により説明する。
本例は特にテスト時の電源給電能カッ増強と、エージン
グ性を考慮したものである。
グ性を考慮したものである。
通常人Ｃテストでは、信号切り換え時に、電流の変動も
大きく、コンタクトビンからの給電は非常に難かしい。
大きく、コンタクトビンからの給電は非常に難かしい。
そのため、セラミック多層板２の内層を利用して、電源
給電用ＩＬ極７を形成し、ここに給電コネクタを介して
給電する０信号系は、補修パッド５またはパッケージの
外部電極４を利用してテスト用プローブを立てればよい
ことは云うまでもない。また電極７はエージングテスト
時の給電用としても利用できる。
給電用ＩＬ極７を形成し、ここに給電コネクタを介して
給電する０信号系は、補修パッド５またはパッケージの
外部電極４を利用してテスト用プローブを立てればよい
ことは云うまでもない。また電極７はエージングテスト
時の給電用としても利用できる。
本パッケージのアセンブリに際しては１切り込み８を利
用してブレーキングし１第１図に示す構造としてから、
組み立てることにより、実装面積の増大を抑えることが
可能となる。
用してブレーキングし１第１図に示す構造としてから、
組み立てることにより、実装面積の増大を抑えることが
可能となる。
また本例では、シリコンと熱膨張率の近似したセラミッ
ク多層板を利用したパッケージを示したが・一部の配線
層に、熱膨張率差を著しく、大きくしない範囲で薄膜層
を形成できることは云うまでもない。
ク多層板を利用したパッケージを示したが・一部の配線
層に、熱膨張率差を著しく、大きくしない範囲で薄膜層
を形成できることは云うまでもない。
本発明によれば、実装密度を大幅に減することなく、テ
ストが可能となるため、従来アセンブリ後にテストリペ
アを余儀なくされていたアセンブリのコストを大幅に低
減できる。
ストが可能となるため、従来アセンブリ後にテストリペ
アを余儀なくされていたアセンブリのコストを大幅に低
減できる。
また通常半導体メーカとアセンブルメーカが異なるため
、７リツプチツプの受渡し法が問題であった点が解決さ
れる。
、７リツプチツプの受渡し法が問題であった点が解決さ
れる。
さらにバクケージ間の相互配線を施こす配線板より１補
修パツドを形成するまでの配線層を取り除けるために配
線基板製造歩留りが大幅に向上する。
修パツドを形成するまでの配線層を取り除けるために配
線基板製造歩留りが大幅に向上する。
第１図は本発明の一実施例の半導体パッケージの断面図
、第２図は、テスティングのための余剰電極を形成した
パッケージの断面図、第３図は第２図の平面図である。 １・・・フリップチップ ２・・・セラミック多層板 ３・・・フリップチップ接続電極 ４・・・パッケージの外部電極 ５・・・補修用パッド ６・・・セラミック多層板内の配線 ７・・・テスティング用電極
、第２図は、テスティングのための余剰電極を形成した
パッケージの断面図、第３図は第２図の平面図である。 １・・・フリップチップ ２・・・セラミック多層板 ３・・・フリップチップ接続電極 ４・・・パッケージの外部電極 ５・・・補修用パッド ６・・・セラミック多層板内の配線 ７・・・テスティング用電極
Claims (1)
- １、半導体デバイスの機能テストに使用する余剰部分を
有し、且つ上記半導体パッケージをアセンブルする際に
、上記余剰部分を切り離すことを可能とすることを特徴
とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9541285A JPS61253839A (ja) | 1985-05-07 | 1985-05-07 | 半導体パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9541285A JPS61253839A (ja) | 1985-05-07 | 1985-05-07 | 半導体パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253839A true JPS61253839A (ja) | 1986-11-11 |
Family
ID=14136961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9541285A Pending JPS61253839A (ja) | 1985-05-07 | 1985-05-07 | 半導体パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253839A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790386A (en) * | 1994-06-24 | 1998-08-04 | International Business Machines Corporation | High I/O density MLC flat pack electronic component |
| KR100233556B1 (ko) * | 1996-12-11 | 1999-12-01 | 김영환 | 반도체 칩의 신뢰성 테스트 방법 |
| US6103553A (en) * | 1996-12-11 | 2000-08-15 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a known good die utilizing a substrate |
-
1985
- 1985-05-07 JP JP9541285A patent/JPS61253839A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790386A (en) * | 1994-06-24 | 1998-08-04 | International Business Machines Corporation | High I/O density MLC flat pack electronic component |
| KR100233556B1 (ko) * | 1996-12-11 | 1999-12-01 | 김영환 | 반도체 칩의 신뢰성 테스트 방법 |
| US6103553A (en) * | 1996-12-11 | 2000-08-15 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a known good die utilizing a substrate |
| US6429453B1 (en) | 1996-12-11 | 2002-08-06 | Hyundai Electronics Industries Co., Ltd. | Substrate assembly for burn in test of integrated circuit chip |
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