JPS59225550A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59225550A JPS59225550A JP10106183A JP10106183A JPS59225550A JP S59225550 A JPS59225550 A JP S59225550A JP 10106183 A JP10106183 A JP 10106183A JP 10106183 A JP10106183 A JP 10106183A JP S59225550 A JPS59225550 A JP S59225550A
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- JP
- Japan
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- lead
- integrated circuit
- semiconductor integrated
- semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は静電破壊を防止し得る様にしたパッケージの構
造の半導体装置に関する。
造の半導体装置に関する。
（ｂ） 技術の背景
半導体集積回路は高速化高密度化の要求に従い配線の多
層化、導体パターン幅および間隔の減少および拡散層の
薄層化が行われ、静電破壊の生じ易イ構造になっている
。
層化、導体パターン幅および間隔の減少および拡散層の
薄層化が行われ、静電破壊の生じ易イ構造になっている
。
半導体集積回路チップのパッケージング工程は低温度の
乾燥した環境で行われるので静電気が起シ易くリード線
を通じて半導体集積回路にまで電導して静電破壊を生ず
る。
乾燥した環境で行われるので静電気が起シ易くリード線
を通じて半導体集積回路にまで電導して静電破壊を生ず
る。
（ｃ） 従来技術と問題点
第１図はピングリッドタイプの半導体集積回路パッケー
ジの斜視図で多層配線構造をとるセラミック基板１の中
央凹部に半導体集積回路チップ２をダイボンデングした
後この半導体集積回路チップ２の周辺に設けられている
多数のポンディングパッドと半導体集積回路パッケージ
に設けられている導体パターンとがワイヤボンデング法
で結線されることによシ、セラミック基板１の裏面に設
けであるリードビン３に導通接続されるよう構成されて
いる。
ジの斜視図で多層配線構造をとるセラミック基板１の中
央凹部に半導体集積回路チップ２をダイボンデングした
後この半導体集積回路チップ２の周辺に設けられている
多数のポンディングパッドと半導体集積回路パッケージ
に設けられている導体パターンとがワイヤボンデング法
で結線されることによシ、セラミック基板１の裏面に設
けであるリードビン３に導通接続されるよう構成されて
いる。
か＼るタイプの半導体集積回路パッケージ４の大きさは
搭載する半導体集積回路チップの大きさが５〔簡〕角〜
１０ （ｍ）角と多様なため各踵のものがあり、従って
リードピン３の数も２０（本〕〜２００〔本〕と多種類
のものが作られて使用されている。こ＼で半導体集積回
路の静電破壊は基板にダイボンデングされた半導体集積
回路チップ２のパッドを半導体集積回路パッケージの導
体パターンにワイヤボンデングする工程とその後に行わ
れる検査工程、封止工程、捺印工程、リーク試験工程な
どで発生する。この破壊を起す静電気は乾燥雰囲気中で
絶縁物が移動する場合その表面に発生し帯電するが半導
体素子の製造は温調された低湿度の環境で行われており
、特に熱処理で基板が加熱される環境では雰囲気が乾燥
状態で湿度が下るので帯電が生じ易く、人体或は金属な
どの導体を通じて放電が起る。
搭載する半導体集積回路チップの大きさが５〔簡〕角〜
１０ （ｍ）角と多様なため各踵のものがあり、従って
リードピン３の数も２０（本〕〜２００〔本〕と多種類
のものが作られて使用されている。こ＼で半導体集積回
路の静電破壊は基板にダイボンデングされた半導体集積
回路チップ２のパッドを半導体集積回路パッケージの導
体パターンにワイヤボンデングする工程とその後に行わ
れる検査工程、封止工程、捺印工程、リーク試験工程な
どで発生する。この破壊を起す静電気は乾燥雰囲気中で
絶縁物が移動する場合その表面に発生し帯電するが半導
体素子の製造は温調された低湿度の環境で行われており
、特に熱処理で基板が加熱される環境では雰囲気が乾燥
状態で湿度が下るので帯電が生じ易く、人体或は金属な
どの導体を通じて放電が起る。
そこでワイヤボンデング工程などワイヤ或は人体が半導
体集積回路チップに触れる工程では人体アースを施すと
か使用するビンセットにアースをとるとかの方法を構じ
て静電破壊を防ぐ方法がとられている。
体集積回路チップに触れる工程では人体アースを施すと
か使用するビンセットにアースをとるとかの方法を構じ
て静電破壊を防ぐ方法がとられている。
また完成後の半導体装置はリードビン３を導電性スポン
ジに挿入するなどの方法をとり静電破壊を防いでいる。
ジに挿入するなどの方法をとり静電破壊を防いでいる。
しかしながら上記対策をとっても、また不充分であシ、
検査、封止、捺印、リーク試験などの工程でかなυの静
電破壊が発生していた。
検査、封止、捺印、リーク試験などの工程でかなυの静
電破壊が発生していた。
（ｄ） 発明の目的
本発明は静電破壊が特に起り易い半導体集積口、路の静
電破壊の発生が少いパッケージ構造を提供することを目
的とする。
電破壊の発生が少いパッケージ構造を提供することを目
的とする。
（ｅ） 発明の構成
本発明の目的は半導体チップを収容するチップ収容基板
と、複数のリードピンを保持するリード保持基板とを具
備し、該チップ収容基板には複数のリードビン挿入孔が
形成され、該リードビン挿入孔内には該半導体チップと
電気的に接続された接触部が形成され、且つ該リードピ
ンが該接触部に接続され、該チップ収容部と骸リード保
持基板が一体化されてなることを特徴とする半導体装置
を使用することにより達成することができる。
と、複数のリードピンを保持するリード保持基板とを具
備し、該チップ収容基板には複数のリードビン挿入孔が
形成され、該リードビン挿入孔内には該半導体チップと
電気的に接続された接触部が形成され、且つ該リードピ
ンが該接触部に接続され、該チップ収容部と骸リード保
持基板が一体化されてなることを特徴とする半導体装置
を使用することにより達成することができる。
（ｆ） 発明の実施例
本発明は、半導体素子を収容する素子収容部と、リード
ピンを保持するリードビン保持部とを分離して製作して
おき、両者の接続を最終工程で行なうことに１９、パッ
ケージング工程に於ける静電破壊を防止する。
ピンを保持するリードビン保持部とを分離して製作して
おき、両者の接続を最終工程で行なうことに１９、パッ
ケージング工程に於ける静電破壊を防止する。
第２図および第５図は本発明に係る半導体集積回路パッ
ケージの構成を示す斜視図で第２０は半導体集積回路チ
ップのパッケージ格納、カバー封止、検査、捺印などの
工程終了後にリード線を接続するものであり、また第５
図の場合は半導体集積回路パッケージはリードピンを伴
っておらず使用に際してオスコンタクトをもち予め配線
基板に搭載しであるリード取漫出し部に挿入して接続を
行うタイプのパッケージ構造を示［７ている。
ケージの構成を示す斜視図で第２０は半導体集積回路チ
ップのパッケージ格納、カバー封止、検査、捺印などの
工程終了後にリード線を接続するものであり、また第５
図の場合は半導体集積回路パッケージはリードピンを伴
っておらず使用に際してオスコンタクトをもち予め配線
基板に搭載しであるリード取漫出し部に挿入して接続を
行うタイプのパッケージ構造を示［７ている。
すなわち第２図において、囚は半導体集積回路格納部、
（刊はリード取り出し部の斜視図であって半導体集積回
路格納部５の中央四部へ従来と同様に半導体集積回路を
ダイボンデングしこの周辺に設けられている導体パター
ンにワイヤボンデングを行い、その後検査、カバー、封
止、捺印などの処理を行う。
（刊はリード取り出し部の斜視図であって半導体集積回
路格納部５の中央四部へ従来と同様に半導体集積回路を
ダイボンデングしこの周辺に設けられている導体パター
ンにワイヤボンデングを行い、その後検査、カバー、封
止、捺印などの処理を行う。
次にリード取り出し部６はリードピン７の反対部分が基
板面よシ突出している構造をとり、その高さは直径０．
５〔胴〕、長さ４２±０．３〔■〕のり−ドピン７を用
いる実施例の場合１〔朋〕である。
板面よシ突出している構造をとり、その高さは直径０．
５〔胴〕、長さ４２±０．３〔■〕のり−ドピン７を用
いる実施例の場合１〔朋〕である。
次にか＼る複数個の突出端子８と対忠する半導体集積回
路格納部５の位置にはこれが挿入可能なスルーホール孔
が設けられており、この大きさは本実施例の場合直径ｔ
、２（ｍｍ〕で深さが１．１［４ｍ：１で、このスルー
ホール孔に半導体集積回路格納部５の中の配線パターン
が接続されている。第３図は第２図（４）に示す半導体
集積回路格納部の裏面を示しておシ突出端子８が挿入さ
れるスルーホール孔１３が配列【７ている。また第４図
はり一ドピン７の突出端子とこれが挿入されるスルーホ
ール孔１３を示す拡大断面図である。
路格納部５の位置にはこれが挿入可能なスルーホール孔
が設けられており、この大きさは本実施例の場合直径ｔ
、２（ｍｍ〕で深さが１．１［４ｍ：１で、このスルー
ホール孔に半導体集積回路格納部５の中の配線パターン
が接続されている。第３図は第２図（４）に示す半導体
集積回路格納部の裏面を示しておシ突出端子８が挿入さ
れるスルーホール孔１３が配列【７ている。また第４図
はり一ドピン７の突出端子とこれが挿入されるスルーホ
ール孔１３を示す拡大断面図である。
次に本発明に係る半導体集積回路パッケージは半導体集
積回路を格納した半導体集積回路格納部５のスルーホー
ル孔１３に半田ボールを充填した後リード取シ出し部６
を挿着し加熱することにより溶着し両者を一体化するも
のである。
積回路を格納した半導体集積回路格納部５のスルーホー
ル孔１３に半田ボールを充填した後リード取シ出し部６
を挿着し加熱することにより溶着し両者を一体化するも
のである。
次に第５図はリード取り出し部９を半導体集積回路格納
部１０と一体化せず挿抜可能な状態とするもので半導体
集積回路格納部１０の裏面に設けられているスルーホー
ル部は第６図に示すようにメスコンタクト１１となるよ
う形成し一方す−ド取り出し部９の挿抜側に出てい今突
出端子１２はオスコンタクト１２として作用させる。
部１０と一体化せず挿抜可能な状態とするもので半導体
集積回路格納部１０の裏面に設けられているスルーホー
ル部は第６図に示すようにメスコンタクト１１となるよ
う形成し一方す−ド取り出し部９の挿抜側に出てい今突
出端子１２はオスコンタクト１２として作用させる。
なおリード取り出し部９のリードピン７の形状は第２図
（Ｂ）と同じであり、第７図に示すようなプリント配線
基板のスルーホール孔１４に半田づけなどの方法で固定
される。
（Ｂ）と同じであり、第７図に示すようなプリント配線
基板のスルーホール孔１４に半田づけなどの方法で固定
される。
こ＼で直径０．５ （ｍ＋ｉ）のり−ドビン７および突
出端子１２をもつ本実施例の場合メスコンタクトの内径
は０．４ （：ｗ：］であり、挿抜によっても充分な接
触を保っている。
出端子１２をもつ本実施例の場合メスコンタクトの内径
は０．４ （：ｗ：］であり、挿抜によっても充分な接
触を保っている。
以上のようにリードビン部をパッケージ部よシ分離する
構造とすることによシパッケージング工程で生ずる静電
破壊をなくすることができる。
構造とすることによシパッケージング工程で生ずる静電
破壊をなくすることができる。
（ｇ） 発明の効果
本発明の実施により半導体集積回路のパックージング工
程においてリードビンを通る放電々流による静゛亀破壊
を無くすることができ、半導体集積回路パッケージの製
造歩留りを向上することができる。
程においてリードビンを通る放電々流による静゛亀破壊
を無くすることができ、半導体集積回路パッケージの製
造歩留りを向上することができる。
第１図は従来の半導体集積回路パッケージの斜奏鴨
親図、第２図および第５図は本〆案に係る半導体集積回
路パッケージの斜視図で囚は牛導体集債回路格納部、（
Ｂ）はリード取シ出し部、第３０は第２図（４）の底面
部、第４図は第２図囚、（Ｂ）の接合部の拡大断面図、
第６１！ＦＪは第５図のイＩｑ成をとる場合のリード挿
抜を説明する断面図で（４）はメスコンタクト（Ｂ）は
オスコンタクトまた第７図はり−ドピンが固定されるプ
リント配線基板のスルーホール部である。 図において、１はアルミナ基板、３はリードピン、４は
半導体集積回路パッケージ、５．１０は半導体集積回路
格納部、６，９はリード取り出し部。 ８．１２は突出端子。 代理人 弁理士 松 岡 宏−４２＜５Ｈ１亨３図
竿４−図 卒′Ｓ込 茅４図 亭７目
路パッケージの斜視図で囚は牛導体集債回路格納部、（
Ｂ）はリード取シ出し部、第３０は第２図（４）の底面
部、第４図は第２図囚、（Ｂ）の接合部の拡大断面図、
第６１！ＦＪは第５図のイＩｑ成をとる場合のリード挿
抜を説明する断面図で（４）はメスコンタクト（Ｂ）は
オスコンタクトまた第７図はり−ドピンが固定されるプ
リント配線基板のスルーホール部である。 図において、１はアルミナ基板、３はリードピン、４は
半導体集積回路パッケージ、５．１０は半導体集積回路
格納部、６，９はリード取り出し部。 ８．１２は突出端子。 代理人 弁理士 松 岡 宏−４２＜５Ｈ１亨３図
竿４−図 卒′Ｓ込 茅４図 亭７目
Claims (1)
- 半導体チップを収容するチップ収容基板と、複数のリー
ドピンを保持するリード保持基板とを具備し、該チップ
収容基板には複数のリードピン挿入孔が形成され、該リ
ードピン挿入孔内には該半導体チップと電気的に接続さ
れた接触部が形成され、且つ該リードピンが該接触部に
接続され、該チップ収容部と該リード保持基板が一体化
されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106183A JPS59225550A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106183A JPS59225550A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225550A true JPS59225550A (ja) | 1984-12-18 |
| JPH0144019B2 JPH0144019B2 (ja) | 1989-09-25 |
Family
ID=14290594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106183A Granted JPS59225550A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225550A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194655A (ja) * | 1985-11-20 | 1987-08-27 | アンプ―アクゾ コーポレイション | 電子装置用接続パツケ−ジ及びその製造方法 |
| US6777793B2 (en) * | 2001-11-09 | 2004-08-17 | Advanced Semiconductor Engineering, Inc. | Packaging substrate with electrostatic discharge protection |
| US6828664B2 (en) * | 2001-11-14 | 2004-12-07 | Advanced Semiconductor Engineering, Inc. | Packaging substrate with electrostatic discharge protection |
| CN1327520C (zh) * | 2002-09-16 | 2007-07-18 | 日月光半导体制造股份有限公司 | 具有静电放电防护的封装基板 |
| CN1327513C (zh) * | 2002-08-26 | 2007-07-18 | 日月光半导体制造股份有限公司 | 具有静电放电防护的封装基板 |
-
1983
- 1983-06-07 JP JP10106183A patent/JPS59225550A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194655A (ja) * | 1985-11-20 | 1987-08-27 | アンプ―アクゾ コーポレイション | 電子装置用接続パツケ−ジ及びその製造方法 |
| US6777793B2 (en) * | 2001-11-09 | 2004-08-17 | Advanced Semiconductor Engineering, Inc. | Packaging substrate with electrostatic discharge protection |
| US6828664B2 (en) * | 2001-11-14 | 2004-12-07 | Advanced Semiconductor Engineering, Inc. | Packaging substrate with electrostatic discharge protection |
| CN1327513C (zh) * | 2002-08-26 | 2007-07-18 | 日月光半导体制造股份有限公司 | 具有静电放电防护的封装基板 |
| CN1327520C (zh) * | 2002-09-16 | 2007-07-18 | 日月光半导体制造股份有限公司 | 具有静电放电防护的封装基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0144019B2 (ja) | 1989-09-25 |
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