JPH07174818A - テストソケット及びそれを用いたｋｇｄの製造方法 - Google Patents
テストソケット及びそれを用いたｋｇｄの製造方法Info
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- JPH07174818A JPH07174818A JP6201705A JP20170594A JPH07174818A JP H07174818 A JPH07174818 A JP H07174818A JP 6201705 A JP6201705 A JP 6201705A JP 20170594 A JP20170594 A JP 20170594A JP H07174818 A JPH07174818 A JP H07174818A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】
【目的】 テストなどを実施した後、多量の無欠陥ＫＧ
Ｄの廉価での提供を可能にするテストソケットを提供す
ること。 【構成】 テストソケット２０の一方の側端に外部のバ
ーンインテスト基板と接続される外部接続端子２２が形
成されており、この外部接続端子２２と一定な間隔で多
数個の金属配線２４が形成されており、前記外部接続端
子２２と金属配線２４により連結されている少なくとも
一つ以上のランドパターン２３が形成されている基板２
１と、基板２１の中央部に形成されたランドパターン２
３の上部に実装され、少なくとも一つ以上のバンプ２６
が形成された複数個の半導体チップ２５とを備える構
成。
Ｄの廉価での提供を可能にするテストソケットを提供す
ること。 【構成】 テストソケット２０の一方の側端に外部のバ
ーンインテスト基板と接続される外部接続端子２２が形
成されており、この外部接続端子２２と一定な間隔で多
数個の金属配線２４が形成されており、前記外部接続端
子２２と金属配線２４により連結されている少なくとも
一つ以上のランドパターン２３が形成されている基板２
１と、基板２１の中央部に形成されたランドパターン２
３の上部に実装され、少なくとも一つ以上のバンプ２６
が形成された複数個の半導体チップ２５とを備える構
成。
Description
【０００１】
【産業上の利用分野】この発明は、テストソケット及び
それを用いたＫＧＤの製造方法に関し、さらに詳しく
は、通常の半導体製造工程を使ってウェーハから分けら
れてバンプが形成された多数個の半導体チップを一括的
に電気的及びバーンインテストし、全てテストを終わっ
た後、バンプが残っている無欠陥のベアチップであるＫ
ＧＤを大量に製造することのできるテストソケット及び
それを用いたＫＧＤの製造方法に関する。
それを用いたＫＧＤの製造方法に関し、さらに詳しく
は、通常の半導体製造工程を使ってウェーハから分けら
れてバンプが形成された多数個の半導体チップを一括的
に電気的及びバーンインテストし、全てテストを終わっ
た後、バンプが残っている無欠陥のベアチップであるＫ
ＧＤを大量に製造することのできるテストソケット及び
それを用いたＫＧＤの製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体チップに対しては、製
造された後に製品の信頼性を確認するために各種のテス
トが実施される。そのようなテストは、半導体チップの
全ての入出力端子をテスト信号発生回路と連結して正常
的な動作及び断線の可否をテストする電気的テストと、
前記半導体チップの電源入力端子などのいくつかの入出
力端子をテスト信号発生回路と連結して正常動作の条件
より高い温度、電圧及び電流など、ストレスを印加して
半導体チップの寿命及び欠陥の発生可否をチェックする
バーンインテストがある。例えば、ＤＲＡＭの場合のバ
ーンインテストは、メモリ回路、メモリセル及び配線な
どで通常発生する欠陥をチェックするために実施され
る。
造された後に製品の信頼性を確認するために各種のテス
トが実施される。そのようなテストは、半導体チップの
全ての入出力端子をテスト信号発生回路と連結して正常
的な動作及び断線の可否をテストする電気的テストと、
前記半導体チップの電源入力端子などのいくつかの入出
力端子をテスト信号発生回路と連結して正常動作の条件
より高い温度、電圧及び電流など、ストレスを印加して
半導体チップの寿命及び欠陥の発生可否をチェックする
バーンインテストがある。例えば、ＤＲＡＭの場合のバ
ーンインテストは、メモリ回路、メモリセル及び配線な
どで通常発生する欠陥をチェックするために実施され
る。
【０００３】換言すれば、バーンインテストは、ゲート
酸化膜の絶縁膜破壊など、正常状態で実際に使用される
際に欠陥が発覚されるような、半導体チップの欠陥を検
査するのには充分有効である。したがって、バーンイン
テストは、テスト実施中に欠陥を有すると検出されたチ
ップを出荷前に予め除去することにより、製品の信頼性
を保障するものである。
酸化膜の絶縁膜破壊など、正常状態で実際に使用される
際に欠陥が発覚されるような、半導体チップの欠陥を検
査するのには充分有効である。したがって、バーンイン
テストは、テスト実施中に欠陥を有すると検出されたチ
ップを出荷前に予め除去することにより、製品の信頼性
を保障するものである。
【０００４】ところで、ウェーハから分かれた普通のベ
アチップの状態では、テスト信号発生回路との電気的連
結が難しく電気的及びバーンインテストがほとんど不可
能である。
アチップの状態では、テスト信号発生回路との電気的連
結が難しく電気的及びバーンインテストがほとんど不可
能である。
【０００５】したがって、通常、電気的及びバーンイン
テストは、半導体チップがモールディング部材、例えば
エポキシモールディングコンパウンド（Epoxy Molding
Compound、以下ＥＭＣという）でパッケージングされた
状態で実施されることになる。
テストは、半導体チップがモールディング部材、例えば
エポキシモールディングコンパウンド（Epoxy Molding
Compound、以下ＥＭＣという）でパッケージングされた
状態で実施されることになる。
【０００６】このようなテストにおける半導体パッケー
ジの基本形としては、テストを経てない半導体チップの
ボンディングパッドとリードの一方の側とをワイヤで連
結してダイパッド上に半導体チップを実装し、前記チッ
プ及びワイヤを被覆保護してボディを形成したものとな
っている。
ジの基本形としては、テストを経てない半導体チップの
ボンディングパッドとリードの一方の側とをワイヤで連
結してダイパッド上に半導体チップを実装し、前記チッ
プ及びワイヤを被覆保護してボディを形成したものとな
っている。
【０００７】前記半導体パッケージにおいては、ボディ
の外部へ前記リードの他側である外部リードが突出され
ている。この前記半導体パッケージの外部リードをテス
トソケットのソケット孔に挿入した後、前記テストソケ
ットをバーンインテスト基板に装着することにより、バ
ーンインテストが実施される。
の外部へ前記リードの他側である外部リードが突出され
ている。この前記半導体パッケージの外部リードをテス
トソケットのソケット孔に挿入した後、前記テストソケ
ットをバーンインテスト基板に装着することにより、バ
ーンインテストが実施される。
【０００８】しかし、前記半導体パッケージは、高密度
実装に限界がる。したがって、近年、半導体パッケージ
を利用せず、多数個のベアチップを絶縁セラミック基板
上に直接実装するフリップチップを用いたマルチチップ
の製造技術が開発されてきている。このマルチチップ
は、高速、大容量及び小型であることから、大規模の集
積度を成すことができると期待されている。これらの中
の代表的な一方法がマルチチップモジュール（Multi Ch
ip Module ：以下ＭＣＭという）である。
実装に限界がる。したがって、近年、半導体パッケージ
を利用せず、多数個のベアチップを絶縁セラミック基板
上に直接実装するフリップチップを用いたマルチチップ
の製造技術が開発されてきている。このマルチチップ
は、高速、大容量及び小型であることから、大規模の集
積度を成すことができると期待されている。これらの中
の代表的な一方法がマルチチップモジュール（Multi Ch
ip Module ：以下ＭＣＭという）である。
【０００９】前記ＭＣＭは、接続された多数個の半導体
チップが内装されて超大規模集積度を得ることができる
もので、現在ＩＢＭ社、ＤＥＣ社、Ｈｉｔａｃｈｉ社な
どによりスーパーコンピューターなどに成功的に適用さ
れている。
チップが内装されて超大規模集積度を得ることができる
もので、現在ＩＢＭ社、ＤＥＣ社、Ｈｉｔａｃｈｉ社な
どによりスーパーコンピューターなどに成功的に適用さ
れている。
【００１０】しかし、前記ＭＣＭは、次のような理由た
め、技術的及び経済的に大きな制約を受けている。すな
わち、従来の単一半導体チップのパッケージング技術に
比べて多数個の半導体チップが内装されるＭＣＭは、集
積規模は大きくなったが生産収率は顕著に低くて生産費
用が非常に増大される問題があり、ＭＣＭの十分な市場
の確保に難さがある。
め、技術的及び経済的に大きな制約を受けている。すな
わち、従来の単一半導体チップのパッケージング技術に
比べて多数個の半導体チップが内装されるＭＣＭは、集
積規模は大きくなったが生産収率は顕著に低くて生産費
用が非常に増大される問題があり、ＭＣＭの十分な市場
の確保に難さがある。
【００１１】特に、前記ＭＣＭの最も難しい問題点は、
生産収率と直接関連されるテストが完了されて従来パッ
ケージング技術のような高程度の信頼性が認定されるＫ
ＧＤの十分な確保が難しいという点である。
生産収率と直接関連されるテストが完了されて従来パッ
ケージング技術のような高程度の信頼性が認定されるＫ
ＧＤの十分な確保が難しいという点である。
【００１２】このように、ＭＣＭに適用されるＫＧＤの
重要性に対する認識が高まっているにもかかわらず、低
価のＫＧＤの大量生産は、かなり難かしいのが現状であ
る。すなわち、ウェーハから分かれた単一のベアチップ
は、外部リードを持たないので、前記半導体パッケージ
テストに適用されるテストソケットを用いることができ
ず、ベアチップの状態で印刷回路板（Printed Circuit
Board ；以下ＰＣＢという）上に取り付けられる以前に
電気的及びバーンインテストをすることができないとい
う問題点がある。
重要性に対する認識が高まっているにもかかわらず、低
価のＫＧＤの大量生産は、かなり難かしいのが現状であ
る。すなわち、ウェーハから分かれた単一のベアチップ
は、外部リードを持たないので、前記半導体パッケージ
テストに適用されるテストソケットを用いることができ
ず、ベアチップの状態で印刷回路板（Printed Circuit
Board ；以下ＰＣＢという）上に取り付けられる以前に
電気的及びバーンインテストをすることができないとい
う問題点がある。
【００１３】このような、問題点を解決するための技術
としては、ホットチャックプローブ法、タブ（ＴＡＢ）
法、薄膜接触プローブ法、フリップチップテストソケッ
トアダプタを使用する方法、ウェーハレベルテスト法、
テストハウジングにより提供されたＫＧＤの製造方法な
ど、多様な方法が開発されている。これらの方法はそれ
なりの長所があるが、ＫＧＤの大量生産のための製造単
価の節減という面で、それぞれ短所を有している。
としては、ホットチャックプローブ法、タブ（ＴＡＢ）
法、薄膜接触プローブ法、フリップチップテストソケッ
トアダプタを使用する方法、ウェーハレベルテスト法、
テストハウジングにより提供されたＫＧＤの製造方法な
ど、多様な方法が開発されている。これらの方法はそれ
なりの長所があるが、ＫＧＤの大量生産のための製造単
価の節減という面で、それぞれ短所を有している。
【００１４】このような方法を概略的に見ると次の通り
である。先ず、ホットチャックプローブ法は、ウェーハ
状態のベアチップのボンディングパッドと接続できる端
子を備えたホットチャックプローブをチップのボンディ
ングパッドに接続させた後、テストを実施する方法であ
る。この方法においては、ウェーハ状態で別途の追加工
程が不必要で、ウェーハ状態で需要者に供給することが
できるという利点があるが、テストに長時間を要し、ま
た、他の種類の半導体チップには別のホットチャックプ
ローブを製作しなければならないので製造単価が上昇す
るという問題点がある。
である。先ず、ホットチャックプローブ法は、ウェーハ
状態のベアチップのボンディングパッドと接続できる端
子を備えたホットチャックプローブをチップのボンディ
ングパッドに接続させた後、テストを実施する方法であ
る。この方法においては、ウェーハ状態で別途の追加工
程が不必要で、ウェーハ状態で需要者に供給することが
できるという利点があるが、テストに長時間を要し、ま
た、他の種類の半導体チップには別のホットチャックプ
ローブを製作しなければならないので製造単価が上昇す
るという問題点がある。
【００１５】図４は、従来のＴＡＢ法を用いたＫＧＤア
レイの要部顕微鏡写真図であり、図５は従来のＴＡＢ法
に使われるＫＧＤ用テストソケットの顕微鏡写真図であ
る。
レイの要部顕微鏡写真図であり、図５は従来のＴＡＢ法
に使われるＫＧＤ用テストソケットの顕微鏡写真図であ
る。
【００１６】ＴＡＢ法においては、図４に示したごと
く、絶縁フィルム上に金属薄膜リードが形成されている
テープキャリヤのリードの一方の側上に、ウェーハから
切断されている半導体チップをバンプを介在させて実装
する。
く、絶縁フィルム上に金属薄膜リードが形成されている
テープキャリヤのリードの一方の側上に、ウェーハから
切断されている半導体チップをバンプを介在させて実装
する。
【００１７】その後、図５に示すテストソケット上に前
記テープ自動化ボンディングされた半導体チップを実装
し、前記リードの他側をテスト端子と連結してバーンイ
ンテストを実施し、前記半導体チップを分離して外部の
リードビンディングでＭＣＭに実装する。
記テープ自動化ボンディングされた半導体チップを実装
し、前記リードの他側をテスト端子と連結してバーンイ
ンテストを実施し、前記半導体チップを分離して外部の
リードビンディングでＭＣＭに実装する。
【００１８】しかし、このようなＴＡＢ方法は、一般的
な技術のＫＧＤの製造工程に適用すれば技術的な問題が
ないが、特別なツーリング（tooling ）に製造単価が上
昇し、バンプ形成に必要な追加の工程が必要になり、Ｍ
ＣＭアッセンブリ工程のとき、ＴＡＢ方法やフリップチ
ップテストソケットアダッターにだけ適用可能であると
いう短点がある。
な技術のＫＧＤの製造工程に適用すれば技術的な問題が
ないが、特別なツーリング（tooling ）に製造単価が上
昇し、バンプ形成に必要な追加の工程が必要になり、Ｍ
ＣＭアッセンブリ工程のとき、ＴＡＢ方法やフリップチ
ップテストソケットアダッターにだけ適用可能であると
いう短点がある。
【００１９】次に、図６は、従来の薄膜接触プローブ法
を用いたＫＧＤアレイの要部顕微鏡写真図である。この
方法においては、ポリイミド薄膜上にメタルトレースを
形成した後、一方の方向のメタルトレースにはボンディ
ングパッドと整列されるようにパッド模様の接続端子を
作り、反対側はガラス支持フレームにアタッチするため
にメンブレーン端部へファンアウトさせてガラス支持フ
レームをバーンインテストする。
を用いたＫＧＤアレイの要部顕微鏡写真図である。この
方法においては、ポリイミド薄膜上にメタルトレースを
形成した後、一方の方向のメタルトレースにはボンディ
ングパッドと整列されるようにパッド模様の接続端子を
作り、反対側はガラス支持フレームにアタッチするため
にメンブレーン端部へファンアウトさせてガラス支持フ
レームをバーンインテストする。
【００２０】このような方法は大容量の半導体チップを
テスト可能とするが、各素子によるメンブレーン及び支
持フレームが必要で、高価のツーリング工程が必要であ
るという短所がある。
テスト可能とするが、各素子によるメンブレーン及び支
持フレームが必要で、高価のツーリング工程が必要であ
るという短所がある。
【００２１】次に、フリップチップテストソケットアダ
プタを使う方法は、米国特許番号第５，００６，７９２
号に開示されているもので、チップのボンディングパッ
ド毎にろうバンプを形成したベアチップの状態でこれを
専用のアダプタに挿入してテストを実施するものであ
る。
プタを使う方法は、米国特許番号第５，００６，７９２
号に開示されているもので、チップのボンディングパッ
ド毎にろうバンプを形成したベアチップの状態でこれを
専用のアダプタに挿入してテストを実施するものであ
る。
【００２２】前記テストソケットアダプタは、挿入され
る半導体チップのろうバンプと対応して接続されるカン
チレバービームが形成された基板を備える。この基板は
ケース内に収納され、このケースの外へ突出されている
入出力端子がバーンインテスト基板上に挿入されてバー
ンインテストが実施される。
る半導体チップのろうバンプと対応して接続されるカン
チレバービームが形成された基板を備える。この基板は
ケース内に収納され、このケースの外へ突出されている
入出力端子がバーンインテスト基板上に挿入されてバー
ンインテストが実施される。
【００２３】前記のＴＡＢ法及びテストソケットアダプ
タを使う方法は、既に普遍化されているＴＡＢ技術を使
用することができ、パッケージング以前のベアチップの
状態でテストを実施できるという長所がある。
タを使う方法は、既に普遍化されているＴＡＢ技術を使
用することができ、パッケージング以前のベアチップの
状態でテストを実施できるという長所がある。
【００２４】しかし、単一半導体チップのボンディング
パッド上にバンプを形成する工程は、高集積化によるボ
ンディングパッド間の微細ピッチ化により高い精密度を
要する高価な装備が必要になり、テストのとき、個別半
導体チップを取り扱うべきなので、チップハンドリング
が難しく、小量のチップがテストされるので、通常の半
導体パッケージに比べて単価が非常に高くなるという問
題点がある。
パッド上にバンプを形成する工程は、高集積化によるボ
ンディングパッド間の微細ピッチ化により高い精密度を
要する高価な装備が必要になり、テストのとき、個別半
導体チップを取り扱うべきなので、チップハンドリング
が難しく、小量のチップがテストされるので、通常の半
導体パッケージに比べて単価が非常に高くなるという問
題点がある。
【００２５】また、ＴＡＢ方法によるテープキャリヤ
は、一度使われた後に再使用が不可能であり、前記テス
トソケットアダプタを使う方法はテストソケットの構造
が複雑で製造が非常に難しいという問題点がある。
は、一度使われた後に再使用が不可能であり、前記テス
トソケットアダプタを使う方法はテストソケットの構造
が複雑で製造が非常に難しいという問題点がある。
【００２６】また、ウェーハレベルテストは、ウェーハ
上のすべてのチップに接続端子を連結させた後、一括的
にテストを実施する理想的な方法であるが、すべてのチ
ップのボンディングパッドと対応される接続端子の製作
が現実的に不可能で同一基板によるノイズ発生などの問
題点がある。
上のすべてのチップに接続端子を連結させた後、一括的
にテストを実施する理想的な方法であるが、すべてのチ
ップのボンディングパッドと対応される接続端子の製作
が現実的に不可能で同一基板によるノイズ発生などの問
題点がある。
【００２７】このような問題点を解決するためのもの
で、米国特許番号第５，１７３，４５１号に開示されて
いるテストハウジングにより提供されたＫＧＤの製造方
法を見ると、次の通りである。
で、米国特許番号第５，１７３，４５１号に開示されて
いるテストハウジングにより提供されたＫＧＤの製造方
法を見ると、次の通りである。
【００２８】図７は、従来の臨時パッケージング方法を
用いたＫＧＤアレイの製造方法を示すもので、図７
（ａ）はテストハウジングにより提供されたアレイの断
面図であり、図７（ｂ）は図７（ａ）のＫＧＤアレイの
ボンディングパッドの顕微鏡写真図である。
用いたＫＧＤアレイの製造方法を示すもので、図７
（ａ）はテストハウジングにより提供されたアレイの断
面図であり、図７（ｂ）は図７（ａ）のＫＧＤアレイの
ボンディングパッドの顕微鏡写真図である。
【００２９】先ず、図７（ａ）を参照すれば、中央部に
ダイ収容空間１１が形成されている四角形状のセラミッ
ク基板１３の外部に外部接続リード１２が取り付けられ
ており、前記ダイ収容空間１１の内部に接着テープ１４
により半導体チップ１５が実装されている。
ダイ収容空間１１が形成されている四角形状のセラミッ
ク基板１３の外部に外部接続リード１２が取り付けられ
ており、前記ダイ収容空間１１の内部に接着テープ１４
により半導体チップ１５が実装されている。
【００３０】前記セラミック基板１３内側の端部に前記
半導体チップ１５のボンディングパッド１７に対応する
接続パッド１８が形成されており、この接続パッド１８
は前記外部接続リード１２と内部配線（図示せず）によ
り連結されている。
半導体チップ１５のボンディングパッド１７に対応する
接続パッド１８が形成されており、この接続パッド１８
は前記外部接続リード１２と内部配線（図示せず）によ
り連結されている。
【００３１】前記ボンディングパッド１７と接続パッド
１８とはワイヤ１９で接続されており、このワイヤ１９
は除去を容易にするために接続パッド１８にワイヤボー
ルを形成しないソフトボンドで接続される。
１８とはワイヤ１９で接続されており、このワイヤ１９
は除去を容易にするために接続パッド１８にワイヤボー
ルを形成しないソフトボンドで接続される。
【００３２】次に、前記セラミック基板１３の上部に四
角形状の覆いが搭載されるが、この覆いの内部は弾性ゴ
ム部材１６により半導体チップ１５に密着されて密閉さ
れており、前記外部接触リード１２をテスト基板（図示
せず）に挿入することにより、バーンインテストが実施
される。そしてこのようなテストハウジングによりＫＧ
Ｄ１０が提供されるものである。
角形状の覆いが搭載されるが、この覆いの内部は弾性ゴ
ム部材１６により半導体チップ１５に密着されて密閉さ
れており、前記外部接触リード１２をテスト基板（図示
せず）に挿入することにより、バーンインテストが実施
される。そしてこのようなテストハウジングによりＫＧ
Ｄ１０が提供されるものである。
【００３３】すなわち、従来の半導体パッケージと同様
に外部接触リード１２を備えるセラミック基板１３のダ
イ収容空間１１に単一の半導体チップ１５を接着テープ
１４を使って実装し、前記チップ１５のボンディングパ
ッド１７と前記基板１３内部の接続パッド１８をワイヤ
１９で接続させる。そして多数個のＫＧＤ１０をテスト
基板に装着して一括的にバーンインテストを実施するも
のである。
に外部接触リード１２を備えるセラミック基板１３のダ
イ収容空間１１に単一の半導体チップ１５を接着テープ
１４を使って実装し、前記チップ１５のボンディングパ
ッド１７と前記基板１３内部の接続パッド１８をワイヤ
１９で接続させる。そして多数個のＫＧＤ１０をテスト
基板に装着して一括的にバーンインテストを実施するも
のである。
【００３４】テスト後、テストハウジングに実装されて
いるＫＧＤ１０をテスト基板より分離し、覆いを除去し
た後、ワイヤ１９を除去し、半導体チップ１５を分離す
ることにより、テストを経た無欠陥のＫＧＤを得ること
ができる。
いるＫＧＤ１０をテスト基板より分離し、覆いを除去し
た後、ワイヤ１９を除去し、半導体チップ１５を分離す
ることにより、テストを経た無欠陥のＫＧＤを得ること
ができる。
【００３５】一方、前記バーンインテストを終えてボン
ディングパッドからワイヤを除去した後、このボンディ
ングパッドの表面を観察してみると、図７（ｂ）に示す
ように、中央部に跡が残っているようになる。
ディングパッドからワイヤを除去した後、このボンディ
ングパッドの表面を観察してみると、図７（ｂ）に示す
ように、中央部に跡が残っているようになる。
【００３６】従って、テストハウジングに提供されたＫ
ＧＤの製造方法は、比較的多数個のＫＧＤを通常のワイ
ヤボンディング工程を用いて一度のテスト工程から得る
ことができるので、収率を向上させることができる長所
があるが、セラミック基板の構造が複雑で一種の種類の
みに使用が制限されるので、セラミック基板の製作によ
る費用が上昇し、また、一度ワイヤボンディングされた
ボンディングパッドが損傷されて半導体チップの信頼性
を落とす問題点がある。
ＧＤの製造方法は、比較的多数個のＫＧＤを通常のワイ
ヤボンディング工程を用いて一度のテスト工程から得る
ことができるので、収率を向上させることができる長所
があるが、セラミック基板の構造が複雑で一種の種類の
みに使用が制限されるので、セラミック基板の製作によ
る費用が上昇し、また、一度ワイヤボンディングされた
ボンディングパッドが損傷されて半導体チップの信頼性
を落とす問題点がある。
【００３７】
【発明が解決しようとする課題】この発明の他の目的
は、テストなどを実施した後、多量の無欠陥ＫＧＤの廉
価での提供を可能にするテストソケットを提供すること
にある。
は、テストなどを実施した後、多量の無欠陥ＫＧＤの廉
価での提供を可能にするテストソケットを提供すること
にある。
【００３８】この発明の又他の目的は、バーンインテス
トのとき、半導体チップの損傷を防止することは勿論、
バンプ電極が形成された多量のＫＧＤを容易に得ること
ができるＫＧＤの製造方法を提供することにある。
トのとき、半導体チップの損傷を防止することは勿論、
バンプ電極が形成された多量のＫＧＤを容易に得ること
ができるＫＧＤの製造方法を提供することにある。
【００３９】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るテストソケットは、テストソケット
の一方の側端に外部のバーンインテスト基板と接続され
る外部接続端子が形成されており、この外部接続端子と
一定な間隔で多数個の金属配線が形成されており、前記
外部接続端子と金属配線により連結されている少なくと
も一つ以上のランドパターンが形成されている基板と、
前記基板の中央部に形成されたランドパターンの上部に
実装され、少なくとも一つ以上のバンプが形成された多
数個の半導体チップとを備えることを特徴とする。ここ
で、前記基板は、プラスチックあるいはセラミックのい
ずれか一つであることが好ましい。また、前記基板の外
部接続端子を除外した部分が静電気防止用の保護ケース
により保護されることが望ましい。そして、この保護ケ
ースは、静電気を防止することのできる抵抗が低い金
属、静電気防止用プラスチック、または静電気防止材が
塗布されているプラスチックのうちのいずれか一つの選
択されたものであることが望ましい。
に、この発明に係るテストソケットは、テストソケット
の一方の側端に外部のバーンインテスト基板と接続され
る外部接続端子が形成されており、この外部接続端子と
一定な間隔で多数個の金属配線が形成されており、前記
外部接続端子と金属配線により連結されている少なくと
も一つ以上のランドパターンが形成されている基板と、
前記基板の中央部に形成されたランドパターンの上部に
実装され、少なくとも一つ以上のバンプが形成された多
数個の半導体チップとを備えることを特徴とする。ここ
で、前記基板は、プラスチックあるいはセラミックのい
ずれか一つであることが好ましい。また、前記基板の外
部接続端子を除外した部分が静電気防止用の保護ケース
により保護されることが望ましい。そして、この保護ケ
ースは、静電気を防止することのできる抵抗が低い金
属、静電気防止用プラスチック、または静電気防止材が
塗布されているプラスチックのうちのいずれか一つの選
択されたものであることが望ましい。
【００４０】また、この発明に係るＫＧＤの製造方法に
おいては、基板の中央部に一定な間隔で形成されている
ランドパターンと、基板の一方の側に外部端子と連結さ
れるように形成されている外部接続端子とを備える基板
上に、多数個のバンプが形成された半導体チップを実装
する第１工程と、前記第１工程後、半導体チップのバン
プと基板のランドパターンとを接着させる第２工程と、
前記第２工程後、基板をテスト基板上に搭載してバーン
インテストを実施する第３工程と、前記第３工程後、バ
ンプが形成されている半導体チップを基板から分離する
ようにヒーティングして隔離させた後、バーンインテス
トを経た無欠陥のＫＧＤを移送手段により順次にチップ
キャリヤへ移送させる第４工程とを備えることを特徴と
する。ここで、前記半導体チップは、ランドパターン上
にリフローはんだ付けにより実装されることができ、そ
のリフローはんだ付けは、ランドパターン上のろうパタ
ーンがバンプにはんだ付けされるように表面実装炉で特
定の温度でヒーティングして半導体チップを接着させる
ことができる。そして、前記半導体チップに形成されて
いるバンプは、基板から分かれた後にもそのまま残って
いることができ、マルチチップモジュール製造工程のと
き、バンプ電極に用いられることができる。また、前記
移送手段は、吸引力を持つ真空ピックアップツールであ
ることができる。
おいては、基板の中央部に一定な間隔で形成されている
ランドパターンと、基板の一方の側に外部端子と連結さ
れるように形成されている外部接続端子とを備える基板
上に、多数個のバンプが形成された半導体チップを実装
する第１工程と、前記第１工程後、半導体チップのバン
プと基板のランドパターンとを接着させる第２工程と、
前記第２工程後、基板をテスト基板上に搭載してバーン
インテストを実施する第３工程と、前記第３工程後、バ
ンプが形成されている半導体チップを基板から分離する
ようにヒーティングして隔離させた後、バーンインテス
トを経た無欠陥のＫＧＤを移送手段により順次にチップ
キャリヤへ移送させる第４工程とを備えることを特徴と
する。ここで、前記半導体チップは、ランドパターン上
にリフローはんだ付けにより実装されることができ、そ
のリフローはんだ付けは、ランドパターン上のろうパタ
ーンがバンプにはんだ付けされるように表面実装炉で特
定の温度でヒーティングして半導体チップを接着させる
ことができる。そして、前記半導体チップに形成されて
いるバンプは、基板から分かれた後にもそのまま残って
いることができ、マルチチップモジュール製造工程のと
き、バンプ電極に用いられることができる。また、前記
移送手段は、吸引力を持つ真空ピックアップツールであ
ることができる。
【００４１】
【実施例】以下、添付した図面を参照してこの発明によ
るテストソケット及びそれを用いたＫＧＤの製造方法に
対する望ましい実施例を詳細に説明する。
るテストソケット及びそれを用いたＫＧＤの製造方法に
対する望ましい実施例を詳細に説明する。
【００４２】図１はこの発明によるＫＧＤアレイ用テス
トソケットの分離斜視図であり、図２は図１のII−II線
断面図を示している。
トソケットの分離斜視図であり、図２は図１のII−II線
断面図を示している。
【００４３】先ず、図１を参照すれば、ＫＧＤの製造の
ためのテストソケット２０は、所定の材質、例えばセラ
ミックやプラスチックからなった四角形状の基板２１を
備えている。この基板２１の一方の側の先端には、外部
との電気的接続のために接続リード、例えば外部接続端
子２２が形成されている。また、前記基板２１には一定
の間隔で金属配線（金属パターン）２４が形成されてい
るとともに、ランドパターン２３が基板２１の上面中央
部に形成されている。前記金属配線２４は、前記ランド
パターン２３と外部接続端子２２との間を連結してい
る。
ためのテストソケット２０は、所定の材質、例えばセラ
ミックやプラスチックからなった四角形状の基板２１を
備えている。この基板２１の一方の側の先端には、外部
との電気的接続のために接続リード、例えば外部接続端
子２２が形成されている。また、前記基板２１には一定
の間隔で金属配線（金属パターン）２４が形成されてい
るとともに、ランドパターン２３が基板２１の上面中央
部に形成されている。前記金属配線２４は、前記ランド
パターン２３と外部接続端子２２との間を連結してい
る。
【００４４】次に、図２を参照すれば、前記基板２１の
中央部に形成されたランドパターン２３の上部に半導体
チップ２５が実装されており、この半導体チップ２５の
底面部には多数個のバンプ電極２６が形成されている。
このバンプ電極２６は、例えばメタルマスクを用いたバ
ンプ電極形成の方法で作ることができ、ベアチップの状
態でろうボールで電極パッドに直接落とす方法で形成す
ることもできる。
中央部に形成されたランドパターン２３の上部に半導体
チップ２５が実装されており、この半導体チップ２５の
底面部には多数個のバンプ電極２６が形成されている。
このバンプ電極２６は、例えばメタルマスクを用いたバ
ンプ電極形成の方法で作ることができ、ベアチップの状
態でろうボールで電極パッドに直接落とす方法で形成す
ることもできる。
【００４５】このとき、前記ランドパターン２３は、前
記半導体チップ２５のバンプ電極２６と対応されるよう
に形成されなければならない。
記半導体チップ２５のバンプ電極２６と対応されるよう
に形成されなければならない。
【００４６】なお、前記基板２１は、四角にねじ溝（図
示せず）を形成して結合手段で結合された保護ケース
（図示せず）により、基板２１の上部に実装された半導
体チップ２５を保護することもできる。
示せず）を形成して結合手段で結合された保護ケース
（図示せず）により、基板２１の上部に実装された半導
体チップ２５を保護することもできる。
【００４７】そして、前記保護ケースは、静電気を防止
できる抵抗が低い金属や静電気防止用プラスチックまた
は静電気防止材が塗布されているプラスチックなどのな
かから任意に選択して用いることができる。
できる抵抗が低い金属や静電気防止用プラスチックまた
は静電気防止材が塗布されているプラスチックなどのな
かから任意に選択して用いることができる。
【００４８】このように備えられた多数個のテストソケ
ット２０が、バーンインテスト基板（図示せず）上に挿
入取り付けられた後、通常の半導体チップ２５の作動条
件より高い温度、電圧及び電流など、ストレスを印加し
てバーンインテストを実施する。
ット２０が、バーンインテスト基板（図示せず）上に挿
入取り付けられた後、通常の半導体チップ２５の作動条
件より高い温度、電圧及び電流など、ストレスを印加し
てバーンインテストを実施する。
【００４９】そのようなテストを実施した後、ランドパ
ターン２３上に実装されている半導体チップ２５を分離
する。従って、前記バーンインテストを経た無欠陥の半
導体チップ２５を分離してＫＧＤが得られる。
ターン２３上に実装されている半導体チップ２５を分離
する。従って、前記バーンインテストを経た無欠陥の半
導体チップ２５を分離してＫＧＤが得られる。
【００５０】前記バーンインテストにおいては、一つの
テストソケット２０に多数個、例えば８〜１０個の半導
体チップ２５が実装され、バーンインテスト基板に多数
個、例えば２０個程度のテストソケット２０が装着され
るので、１６０〜２００個程度の多数の半導体チップ２
５を一括的に一度のバーンインテストでテストできるこ
とになり、多量のＫＧＤを容易に得ることができる。
テストソケット２０に多数個、例えば８〜１０個の半導
体チップ２５が実装され、バーンインテスト基板に多数
個、例えば２０個程度のテストソケット２０が装着され
るので、１６０〜２００個程度の多数の半導体チップ２
５を一括的に一度のバーンインテストでテストできるこ
とになり、多量のＫＧＤを容易に得ることができる。
【００５１】また、前記基板２１は、前記バンプ電極２
６の着脱が繰り返される接触パッドであるランドパター
ン２３に異状が生じない限り、ほとんど半永久的に使用
することができる。また、ＰＣＢで基板２１を形成する
場合、基板２１を非常に低廉な価格で製造できることと
なる。
６の着脱が繰り返される接触パッドであるランドパター
ン２３に異状が生じない限り、ほとんど半永久的に使用
することができる。また、ＰＣＢで基板２１を形成する
場合、基板２１を非常に低廉な価格で製造できることと
なる。
【００５２】次に、上述したような構成を有するテスト
ソケット２０を用いてＫＧＤを製造する方法、すなわち
ＫＧＤアレイ３０の製造工程を、前出の図１及び図２と
ともに図３を参照しながら説明する。この図３で、図１
及び図２で示した参照番号と同一の番号を符された部材
は先行図面に開示されたものと同一または同等なものと
して説明する。
ソケット２０を用いてＫＧＤを製造する方法、すなわち
ＫＧＤアレイ３０の製造工程を、前出の図１及び図２と
ともに図３を参照しながら説明する。この図３で、図１
及び図２で示した参照番号と同一の番号を符された部材
は先行図面に開示されたものと同一または同等なものと
して説明する。
【００５３】先ず、半導体装置の製造工程を通じて集積
回路の設計が完了されたウェーハ状態のそれぞれのチッ
プボンディングパッドに、基板２１との電気的接続が容
易となるように、ろうまたは金でバンプ電極２６を整列
状態で形成させる。このような技術を崩壊チップ接続技
術という。
回路の設計が完了されたウェーハ状態のそれぞれのチッ
プボンディングパッドに、基板２１との電気的接続が容
易となるように、ろうまたは金でバンプ電極２６を整列
状態で形成させる。このような技術を崩壊チップ接続技
術という。
【００５４】その後、ウェーハを個々の半導体チップに
分離させるために、ウェーハが切断され、この分離され
た半導体チップ２５は、基板２１のランドパターン２３
との電気的接続のために、基板２１にアタッチして実装
する。
分離させるために、ウェーハが切断され、この分離され
た半導体チップ２５は、基板２１のランドパターン２３
との電気的接続のために、基板２１にアタッチして実装
する。
【００５５】このとき、基板２１のランドパターン２３
上のろうパターンとチップボンディングパッドに形成さ
れたバンプ電極２６とが接合さるように、リフローはん
だ付け工程を通じてアタッチさせる。
上のろうパターンとチップボンディングパッドに形成さ
れたバンプ電極２６とが接合さるように、リフローはん
だ付け工程を通じてアタッチさせる。
【００５６】すなわち、リフローはんだ付けの時、基板
２１のランドパターン２３上のろうパターンがバンプ電
極２６にはんだ付けされるように表面実装炉から特定温
度で３〜８秒間ヒーティンクして半導体チップ２５を接
着させる。これにより、半導体チップ２５のバンプ電極
２６と外部接続端子２２との電気的接続が完了される。
ここで、バンプ電極２６を具備された半導体チップ２５
を基板２１上に実装する方法においては、フリップチッ
プの実装方法と同一に遂行することもできる。
２１のランドパターン２３上のろうパターンがバンプ電
極２６にはんだ付けされるように表面実装炉から特定温
度で３〜８秒間ヒーティンクして半導体チップ２５を接
着させる。これにより、半導体チップ２５のバンプ電極
２６と外部接続端子２２との電気的接続が完了される。
ここで、バンプ電極２６を具備された半導体チップ２５
を基板２１上に実装する方法においては、フリップチッ
プの実装方法と同一に遂行することもできる。
【００５７】このように準備されたテストソケット２０
の外部接続端子２２をバーンインテスト基板（図示せ
ず）上に実装してバーンインテストを実施する。
の外部接続端子２２をバーンインテスト基板（図示せ
ず）上に実装してバーンインテストを実施する。
【００５８】バーンインテスト後、前記バーンインテス
ト基板からテストソケット２０を分離し、前述したリフ
ローはんだ付け工程で実施したと同様な温度条件で基板
をヒーティングすれば、ランドパターン２３上のろうパ
ターンが再溶融される。
ト基板からテストソケット２０を分離し、前述したリフ
ローはんだ付け工程で実施したと同様な温度条件で基板
をヒーティングすれば、ランドパターン２３上のろうパ
ターンが再溶融される。
【００５９】このとき、半導体チップ２５の上面を真空
ピックアップツール４０で吸入し、基板２１より引き離
すことにより、バーンインテストを経た無欠陥のＫＧＤ
アレイ３０を得ることができる。このとき、前記真空ピ
ックアップツール４０は、ＫＧＤアレイ３０を吸入して
チップキャリヤ（図示せず）へ移送する。
ピックアップツール４０で吸入し、基板２１より引き離
すことにより、バーンインテストを経た無欠陥のＫＧＤ
アレイ３０を得ることができる。このとき、前記真空ピ
ックアップツール４０は、ＫＧＤアレイ３０を吸入して
チップキャリヤ（図示せず）へ移送する。
【００６０】前記ＫＧＤアレイ３０はボンディングパッ
ド上にバンプ電極２６がそのまま残り、このバンプ電極
２６は半導体チップ２５の実装工程のときにフリップチ
ップバンプとして直接使われ、また、マルチチップモジ
ュールアッセンブリ工程で直接ワイヤボンディングされ
るかバンプ電極を再び形成して使うことができる。
ド上にバンプ電極２６がそのまま残り、このバンプ電極
２６は半導体チップ２５の実装工程のときにフリップチ
ップバンプとして直接使われ、また、マルチチップモジ
ュールアッセンブリ工程で直接ワイヤボンディングされ
るかバンプ電極を再び形成して使うことができる。
【００６１】したがって、従来のテストソケットアダプ
タを使う方法、ホットチャックプローブ方法、ＴＡＢ方
法、テストハウジングに提供されたＫＧＤの製造方法な
どで生じる短所を補完ないし解決することとなり、大量
の良質のＫＧＤを製造することができるものである。
タを使う方法、ホットチャックプローブ方法、ＴＡＢ方
法、テストハウジングに提供されたＫＧＤの製造方法な
どで生じる短所を補完ないし解決することとなり、大量
の良質のＫＧＤを製造することができるものである。
【００６２】以上説明したように、この発明によるテス
トソケット２０は、その一方の側端部に外部のバーンイ
ンテスト基板と接続される外部接続端子２２が形成さ
れ、前記外部接続端子２２と接続されて一定間隔に多数
個の金属配線２４が形成され、前記外部接続端子２２と
金属配線２４により連結されている少なくとも一つ以上
のランドパターン２３が形成されている基板２１と、前
記基板２１の中央部に形成されたランドパターン２３の
上部に実装されて、少なくとも一つ以上のバンプ電極２
６が形成された多数個の半導体チップ２５とを備えてな
るようにした。
トソケット２０は、その一方の側端部に外部のバーンイ
ンテスト基板と接続される外部接続端子２２が形成さ
れ、前記外部接続端子２２と接続されて一定間隔に多数
個の金属配線２４が形成され、前記外部接続端子２２と
金属配線２４により連結されている少なくとも一つ以上
のランドパターン２３が形成されている基板２１と、前
記基板２１の中央部に形成されたランドパターン２３の
上部に実装されて、少なくとも一つ以上のバンプ電極２
６が形成された多数個の半導体チップ２５とを備えてな
るようにした。
【００６３】このようなテストソケット２０を用いて多
量のＫＧＤを容易に製造するには、基板２１の中央部に
一定な間隔に形成されているランドパターン２３及び基
板２１の一方の側に外部端子と連結されるように形成さ
れている外部接続端子２２を備える基板２１上に、多数
個のバンプ電極２６が形成されたボンディングパッドを
備える多数個の半導体チップ２５を実装する。この際、
リフローはんだ付けによりＰＣＢのランドパターン２３
にバンプ電極２６が接合されるようにアタッチし、半導
体チップ２５のバンプ電極２６と基板２１のランドパタ
ーン２３とを接着させる。そして、基板２１をテスト基
板上に搭載してバーンインテストを実施し、バンプ電極
２６が形成されている半導体チップ２６を基板２１から
分離するようにヒーティングして離隔させた後、バーン
インテストを経た無欠陥のＫＧＤアレイ３０を移送手段
としての真空ピックアップツール４０により順次にチッ
プキャリヤへ移送することによって多量のＫＧＤを容易
に製造することができるものである。
量のＫＧＤを容易に製造するには、基板２１の中央部に
一定な間隔に形成されているランドパターン２３及び基
板２１の一方の側に外部端子と連結されるように形成さ
れている外部接続端子２２を備える基板２１上に、多数
個のバンプ電極２６が形成されたボンディングパッドを
備える多数個の半導体チップ２５を実装する。この際、
リフローはんだ付けによりＰＣＢのランドパターン２３
にバンプ電極２６が接合されるようにアタッチし、半導
体チップ２５のバンプ電極２６と基板２１のランドパタ
ーン２３とを接着させる。そして、基板２１をテスト基
板上に搭載してバーンインテストを実施し、バンプ電極
２６が形成されている半導体チップ２６を基板２１から
分離するようにヒーティングして離隔させた後、バーン
インテストを経た無欠陥のＫＧＤアレイ３０を移送手段
としての真空ピックアップツール４０により順次にチッ
プキャリヤへ移送することによって多量のＫＧＤを容易
に製造することができるものである。
【００６４】
【発明の効果】従って、前述されたごとく、ＫＧＤを製
造するために用いられるテストソケットに備えられる基
板は、バンプ電極の着脱が繰り返される接触パッドであ
るランドパターンに異状が生じない限りほとんど半永久
的に使用することができるものであるとともに、ＰＣＢ
で形成することにより非常に低廉な価格で製造できるこ
とができる。
造するために用いられるテストソケットに備えられる基
板は、バンプ電極の着脱が繰り返される接触パッドであ
るランドパターンに異状が生じない限りほとんど半永久
的に使用することができるものであるとともに、ＰＣＢ
で形成することにより非常に低廉な価格で製造できるこ
とができる。
【００６５】また、一つの基板上にバンプ電極が形成さ
れた多数個の半導体チップを実装し、前記基板を多数個
のバーンインテスト基板上に搭載してバーンインテスト
を実施した後、ヒーティングしてバンプが形成されてい
る半導体チップを基板から分離すれば、前記半導体チッ
プのボンディングパッドに形成されたバンプ電極がその
まま残ることになって、ボンディングパッドが損傷され
ることもなく、半導体チップの信頼性も保ちながら、多
数個のＫＧＤを低廉な価格で供給することができる。
れた多数個の半導体チップを実装し、前記基板を多数個
のバーンインテスト基板上に搭載してバーンインテスト
を実施した後、ヒーティングしてバンプが形成されてい
る半導体チップを基板から分離すれば、前記半導体チッ
プのボンディングパッドに形成されたバンプ電極がその
まま残ることになって、ボンディングパッドが損傷され
ることもなく、半導体チップの信頼性も保ちながら、多
数個のＫＧＤを低廉な価格で供給することができる。
【００６６】また、半導体チップのボンディングパッド
に形成されたバンプ電極は、ボンディング工程のとき、
そのままバンプ電極として活用することができるため、
ＭＣＭの購買者を満足させるだけでなく、このＭＣＭは
高価のスーパーコンピューターや個人用コンピューター
などにも拡大して適用できる効果がある。
に形成されたバンプ電極は、ボンディング工程のとき、
そのままバンプ電極として活用することができるため、
ＭＣＭの購買者を満足させるだけでなく、このＭＣＭは
高価のスーパーコンピューターや個人用コンピューター
などにも拡大して適用できる効果がある。
【図１】この発明によるＫＧＤアレイ用のテストソケッ
トの説明斜視図である。
トの説明斜視図である。
【図２】図１のII−II線断面図である。
【図３】この発明によるＫＧＤの製造工程を示す断面図
である。
である。
【図４】従来のＴＡＢ法を用いたＫＧＤアレイの要部顕
微鏡写真図である。
微鏡写真図である。
【図５】従来のＴＡＢ法に使われるＫＧＤ用テストソケ
ットの顕微鏡写真図である。
ットの顕微鏡写真図である。
【図６】従来の薄膜接触プローブの方法を用いたＫＧＤ
アレイの要部顕微鏡写真図である。
アレイの要部顕微鏡写真図である。
【図７】（ａ）は従来の臨時パッケージング方法を用い
たＫＧＤアレイの製造方法を説明するための断面図であ
り、（ｂ）はＫＧＤアレイのボンディングパッドの顕微
鏡写真図である。
たＫＧＤアレイの製造方法を説明するための断面図であ
り、（ｂ）はＫＧＤアレイのボンディングパッドの顕微
鏡写真図である。
２０ テストソケット ２１ 基板 ２２ 外部接続端子 ２３ ランドパターン ２４ 金属配線 ２５ 半導体チップ ２６ バンプ電極 ３０ ＫＧＤアレイ ４０ 真空ピックアップツール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｄ 7630−4Ｍ Ｈ０１Ｒ 33/76 9057−5Ｅ
Claims (10)
- 【請求項１】 テストソケットの一方の側端に外部のバ
ーンインテスト基板と接続される外部接続端子が形成さ
れており、この外部接続端子と一定な間隔で多数個の金
属配線が形成されており、前記外部接続端子と金属配線
により連結されている少なくとも一つ以上のランドパタ
ーンが形成されている基板と、 前記基板の中央部に形成されたランドパターンの上部に
実装され、少なくとも一つ以上のバンプが形成された多
数個の半導体チップとを備え、バーンインテストを遂行
するために用いられることを特徴とするテストソケッ
ト。 - 【請求項２】 前記基板がプラスチックあるいはセラミ
ックのいずれか一つであることを特徴とする請求項１記
載のテストソケット。 - 【請求項３】 前記基板の外部接続端子を除外した部分
が静電気防止用の保護ケースにより保護されることを特
徴とする請求項１記載のテストソケット。 - 【請求項４】 前記保護ケースが静電気を防止すること
のできる抵抗が低い金属、静電気防止用プラスチック、
または静電気防止材が塗布されているプラスチックのう
ちのいずれか一つの選択されたものであることを特徴と
する請求項３記載のテストソケット。 - 【請求項５】 基板の中央部に一定な間隔で形成されて
いるランドパターンと、基板の一方の側に外部端子と連
結されるように形成されている外部接続端子とを備える
基板上に、多数個のバンプが形成された半導体チップを
実装する第１工程と、 前記第１工程後、半導体チップのバンプと基板のランド
パターンとを接着させる第２工程と、 前記第２工程後、基板をテスト基板上に搭載してバーン
インテストを実施する第３工程と、 前記第３工程後、バンプが形成されている半導体チップ
を基板から分離するようにヒーティングして隔離させた
後、バーンインテストを経た無欠陥のＫＧＤを移送手段
により順次にチップキャリヤへ移送させる第４工程とを
備えることを特徴とするＫＧＤの製造方法。 - 【請求項６】 前記半導体チップは、ランドパターン上
にリフローはんだ付けにより実装されることを特徴とす
る請求項５記載のＫＧＤの製造方法。 - 【請求項７】 前記リフローはんだ付けは、ランドパタ
ーン上のろうパターンがバンプにはんだ付けされるよう
に表面実装炉で特定の温度でヒーティングして半導体チ
ップを接着させることを特徴とする請求項６記載のＫＧ
Ｄの製造方法。 - 【請求項８】 前記半導体チップに形成されているバン
プは、基板から分かれた後にもそのまま残っていること
を特徴とする請求項５記載のＫＧＤの製造方法。 - 【請求項９】 前記バンプは、マルチチップモジュール
製造工程のとき、バンプ電極に用いられることを特徴と
する請求項８記載のＫＧＤの製造方法。 - 【請求項１０】 前記移送手段は、吸引力を持つ真空ピ
ックアップツールであることを特徴とする請求項５記載
のＫＧＤの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016782A KR950012291B1 (ko) | 1993-08-27 | 1993-08-27 | 테스트 소켓 및 그를 이용한 노운 굿 다이 제조방법 |
| KR1993-16782 | 1993-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07174818A true JPH07174818A (ja) | 1995-07-14 |
Family
ID=19362093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201705A Pending JPH07174818A (ja) | 1993-08-27 | 1994-08-26 | テストソケット及びそれを用いたｋｇｄの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07174818A (ja) |
| KR (1) | KR950012291B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916363A (zh) * | 2019-05-10 | 2020-11-10 | 爱思开海力士有限公司 | 制造倒装芯片封装的方法和测试倒装芯片的设备 |
| KR102567546B1 (ko) * | 2022-10-17 | 2023-08-17 | 주식회사 윌인스트루먼트 | 본딩 픽커, 이를 구비하는 본딩장치, 이를 이용한 본딩방법 및 리페어 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100930531B1 (ko) * | 2009-08-20 | 2009-12-09 | (주)에이피엘 | 메모리 실장 테스트장치에서의 솔더볼을 이용한 세라믹기판의 접착방법 |
-
1993
- 1993-08-27 KR KR1019930016782A patent/KR950012291B1/ko not_active IP Right Cessation
-
1994
- 1994-08-26 JP JP6201705A patent/JPH07174818A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916363A (zh) * | 2019-05-10 | 2020-11-10 | 爱思开海力士有限公司 | 制造倒装芯片封装的方法和测试倒装芯片的设备 |
| KR102567546B1 (ko) * | 2022-10-17 | 2023-08-17 | 주식회사 윌인스트루먼트 | 본딩 픽커, 이를 구비하는 본딩장치, 이를 이용한 본딩방법 및 리페어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006471A (ko) | 1995-03-21 |
| KR950012291B1 (ko) | 1995-10-16 |
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