CN101211858A - 闪存器件 - Google Patents
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Abstract
本发明公开了涉及闪存器件和制造闪存器件的方法的实施例。根据实施例,方法包括在半导体衬底上形成器件隔离层以限定有源区,在有源区上形成浮置栅极图形,在器件隔离层上形成光刻胶图形以使光刻胶图形具有高于浮置栅极图形的侧壁,在光刻胶图形侧壁处形成间隙壁图形以使间隙壁图形部分覆盖浮置栅极图形,和使用间隙壁图形作为蚀刻掩模以预定深度蚀刻浮置栅极图形。
Description
本申请要求于2006年12月29日提交的韩国专利申请No.10-2006-0137320的益处,在此引入其全部内容作为参考。
技术领域
本发明涉及一种制造半导体存储器件的方法,且更特别地,涉及一种制造闪存器件的方法。
背景技术
闪存器件是一种电写入和擦除数据的器件。该闪存器件是一种在浮置栅极中存储电荷并使用电荷通过隧穿绝缘层的隧穿效应将存储在浮置栅极中的电荷泄放到衬底中的器件。
作为闪存器件重要操作的隧穿取决于施加到控制栅极的多少电压会传送到隧穿绝缘层以产生电场。施加到隧穿绝缘层的电压与施加到控制栅极的电压的比率由耦合率表示。当浮置栅极和控制栅极之间的电容大于衬底和浮置栅极之间的电压时可增加耦合率。
具有高介电常数的氧化硅-氮化硅-氧化硅(ONO)层用作栅极间介电层以增加浮置栅极和控制栅极之间的电容。随着半导体器件集成度越来越高,越来越希望较高介电常数的栅极间介电层。然而,如果介电常数过高,则泄漏电流特性变差,并且会导致保留特性降低。
提出了一种增加浮置栅极和控制栅极相对面积的方法,以增加浮置栅极和控制栅极之间的电容。如果在浮置栅极的顶部上形成凹凸结构,则可以增加在浮置栅极上形成的栅极间介电层的面积。
图1和2是示出现有技术制造闪存器件方法的图。
参考图1,在半导体衬底10上形成器件隔离层12,并限定有源区14,在有源区14上经由隧穿绝缘层16形成浮置栅极层18。光刻胶图形20形成浮置栅极层18上。光刻胶图形20通过使用具有形成于其上的掩模图形24的光刻版22曝光光刻胶膜来形成。此时,通过调整掩模图形宽度和掩模图形之间的距离,可以降低通过掩模图形24之间的区域传输的光的强度。结果,改变了光刻胶膜的曝光程度,并因此在浮置栅极层18上形成了凹凸结构的光刻胶图形20。
参考图2,各向异性蚀刻光刻胶图形20和浮置栅极层18。由于光刻胶图形20具有凹凸结构,因此光刻胶图形20的凹凸结构被转移到浮置栅极层18,由此形成具有凹凸结构的浮置栅极图形18a。
在现有技术中,浮置栅极图形18a的凹进部分和凸起部分之间的高度差以及浮置栅极图形18a相对的凹进部分的宽度取决于光刻胶图形20的形状。如上所述,根据形成在光刻版22上的掩模图形宽度和在光刻版22上形成的掩模图形之间的距离,光刻胶图形20由于曝光强度不同而具有凹凸结构。选择掩模图形22的配置以获得所需形状的掩模图形24。
因此,限制了浮置栅极图形18a尺寸、浮置栅极图形18a的凹进部分和凸起部分之间的高度差以及浮置栅极图形18a凹进和凸起部分的宽度的调整。
而且,需要一种复杂的光刻版制造工艺以获得预期的浮置栅极图形18a,其会导致不能快速改变器件结构。此外,提供到生产线上的光刻胶膜的特性可变化,结果是,光刻胶图形20的形状与所预期的不同。
发明内容
实施例涉及到半导体存储器件和制造闪存器件的方法;
实施例涉及到闪存器件和闪存器件的制造方法,当形成浮置栅极图形的凹凸结构时,其能容易地控制浮置栅极图形的凹凸结构;
实施例涉及到闪存器件和闪存器件的制造方法,其中浮置栅极图形形状偏差很小;
根据实施例,一种制造闪存器件的方法可包括形成具有形成于其顶部的凹凸结构的浮置栅极的工艺。
根据实施例,该方法包括在半导体衬底上形成器件隔离层以限定有源区,在有源区上形成浮置栅极图形,在器件隔离层上形成光刻胶图形以使光刻胶图形具有高于浮置栅极图形的侧壁,在光刻胶图形侧壁上形成间隙壁图形以使该间隙壁图形部分覆盖浮置栅极图形,以及通过使用间隙壁图形作为蚀刻掩模以预定深度蚀刻浮置栅极图形。
根据实施例,使用间隙壁图形作为蚀刻掩模蚀刻浮置栅极图形,并因此,形成浮置栅极图形以使浮置栅极图形具有其中凹进部分宽度一致的凹凸结构。
附图说明
图1和2是示出现有技术闪存器件制造方法的工艺截面图;
图3至6是示出根据实施例的闪存器件制造方法的工艺截面图。
具体实施方式
参考图3,器件隔离层52形成于半导体衬底50上并限定有源区54。有源区54相互平行地设置在半导体衬底50上。因此,器件隔离层52设置在各自有源区54的相对侧上。
隧穿绝缘层56形成在有源区54上。隧穿绝缘层56由热氧化物制成。隧穿绝缘层56仅形成在有源区54上。浮置栅极层形成在其上形成了隧穿绝缘层56的半导体衬底50的整个表面上。构图浮置栅极层以在有源区54上形成浮置栅极图形58。
浮置栅极图形58与有源区54平行地设置在半导体衬底50上。器件隔离层52在浮置栅极图形58之间暴露出。
参考图4,光刻胶图形60形成在于浮置栅极图形58之间暴露出的器件隔离层52上。光刻胶图形60通过在其上形成浮置栅极图形58的衬底整个表面上形成光刻胶膜并曝光光刻胶膜来形成。根据实施例,如果形成负性光刻胶膜,并使用形成浮置栅极图形的光掩模曝光光刻胶膜,则光刻胶膜在其上没有形成浮置栅极图形58的区域上,即在浮置栅极图形58之间暴露出的器件隔离层52上暴露出来。根据实施例,将在剩余区域上的光刻胶膜,不包括所暴露出的光刻胶膜显影,以形成光刻胶图形60。
形成光刻胶膜以使光刻胶膜的厚度大于浮置栅极图形58的厚度,并形成光刻胶图形60使得光刻胶图形60具有比浮置栅极图形58高的侧壁。
间隙壁绝缘层6共形地形成在其上形成了光刻胶60的衬底整个表面上。间隙壁绝缘层62沿着浮置栅极图形58的顶部和高于浮置栅极图形58的光刻胶图形60的侧壁形成。
参考图5,各向异性蚀刻间隙壁绝缘层62以形成间隙壁图形62s。间隙壁图形62s形成在浮置栅极图形58相对侧上的光刻胶图形60的侧壁上,以便覆盖浮置栅极图形58的相对侧边缘。
浮置栅极图形58在相对的间隙壁图形62s之间部分暴露。间隙壁图形62s的宽度通过调整间隙壁绝缘层62的厚度和各向异性蚀刻条件来确定。根据实施例,相对的间隙壁图形62s具有相同的宽度和厚度。
根据实施例,可使用在浮置栅极图形58的相对侧边缘处的间隙壁图形62s作为蚀刻掩模来部分蚀刻浮置栅极图形58的暴露部分。根据实施例,凹凸结构形成在浮置栅极图形58的顶部上。由于间隙壁图形62s具有相同宽度和厚度,因此浮置栅极图形58a的凹凸结构可稳定且均匀地形成。
参考图6,去除间隙壁图形62s和光刻胶图形60以暴露出具有凹凸结构的浮置栅极图形58a的侧壁。栅极间介电层64形成在衬底整个表面上,以及控制栅极导电层形成在栅极间介电层64上。栅极间介电层64共形地形成在具有凹凸结构的浮置栅极图形58a上。形成控制栅极导电层以使在浮置栅极图形58a之间限定的间隙用控制栅极导电层填充。
根据实施例,控制栅极导电层、栅极间介电层64和浮置栅极图形58a被顺序蚀刻以形成横穿有源区54的顶部的控制栅极CG和设置在控制栅极CG和有源区54之间的浮置栅极FG。将栅极间介电层64设置在浮置栅极FG和控制栅极CG之间。隧穿绝缘层56设置在浮置栅极FG和有源区54之间。
根据实施例,使用在浮置栅极顶部的相对侧边缘形成的间隙壁图形作为蚀刻掩模形成浮置栅极的凹凸结构。根据实施例,间隙壁图形的宽度一致,且因此浮置栅极凹进部分的宽度一致,从而可以获得具有小偏差耦合率的闪存器件。
实施例具有在浮置栅极顶部形成具有稳定形状和小变形的凹凸结构的效果。这可降低器件特性的离差(dispersion)。实施例具有形成光刻胶图形的效果,使用形成浮置栅极图形的光掩模,通过该光刻胶图形支撑间隙壁图形的侧壁。这可减少制造附加光刻版所需的时间和劳动。
本领域技术人员将明白,可对实施例作出各种修改和变化。由此,意指实施例覆盖其在附属权利要求范围内的修改和变化。还应理解,当将层称作在另一层或衬底“上”或“上方”时,其可直接在该另一层或衬底上,或者也存在中间层。
Claims (17)
1.一种方法,包括:
在半导体衬底上方形成器件隔离层以限定有源区;
在半导体衬底有源区上方形成浮置栅极图形;
在器件隔离层上方形成光刻胶图形以使光刻胶图形具有高于浮置栅极图形的侧壁;
在光刻胶图形侧壁上形成间隙壁图形以使间隙壁图形部分覆盖浮置栅极图形;以及
使用间隙壁图形作为蚀刻掩模以预定深度蚀刻浮置栅极图形。
2.根据权利要求1的方法,其特征在于,蚀刻浮置栅极图形以使浮置栅极图形具有凹凸结构。
3.根据权利要求1的方法,其特征在于,形成光刻胶图形包括:
形成负性光刻胶膜;
使用形成浮置栅极图形的光掩模曝光光刻胶膜;以及
显影曝光的光刻胶膜。
4.根据权利要求3的方法,其特征在于,所述光刻胶膜的厚度高于所述浮置栅极图形的厚度。
5.根据权利要求1的方法,其特征在于,在浮置栅极图形相对侧的器件隔离层上方形成光刻胶膜,且间隙壁图形覆盖浮置栅极图形的相对侧边缘。
6.根据权利要求5的方法,其特征在于,形成间隙壁图形包括:
在其上形成光刻胶图形的衬底表面上方形成共形的间隙壁绝缘层;以及
各向异性蚀刻间隙壁图形暴露出部分浮置栅极图形。
7.根据权利要求6的方法,其特征在于,部分暴露出的浮置栅极图形的宽度通过调整间隙壁图形的厚度和各向异性蚀刻条件来确定。
8.根据权利要求1的方法,其特征在于,还包括:
去除间隙壁图形和光刻胶图形以形成具有在其顶部上形成的凹凸结构的浮置栅极图形;以及
在具有凹凸结构的浮置栅极图形上方形成共形栅极间介电层和控制栅极导电层。
9.一种器件,包括:
在半导体衬底上方的器件隔离层,其限定了有源区;
在半导体衬底有源区上方的浮置栅极图形;以及
在浮置栅极图形外部边缘上方的间隙壁图形,其中使用间隙壁图形作为蚀刻掩模来蚀刻浮置栅极图形至预定深度。
10.根据权利要求9的器件,其特征在于,蚀刻的浮置栅极图形包括凹凸结构。
11.根据权利要求9的器件,其特征在于,还包括在具有凹凸结构的浮置栅极图形上方的共形栅极间介电层和控制栅极导电层。
12.根据权利要求9的器件,其特征在于,使用提供在器件隔离层上方的光刻胶图形形成间隙壁图形,以使光刻胶图形具有高于浮置栅极图形的侧壁,并通过在光刻胶图形侧壁上形成间隙壁图形使得间隙壁图形部分覆盖浮置栅极图形。
13.根据权利要求12的器件,其特征在于,光刻胶图形通过形成负性光刻胶膜、使用形成浮置栅极图形的光掩模曝光光刻胶膜和显影曝光的光刻胶膜来形成。
14.根据权利要求13的器件,其特征在于,形成光刻胶膜以使光刻胶膜的厚度大于浮置栅极图形的厚度。
15.根据权利要求12的器件,其特征在于,在浮置栅极图形相对侧的器件隔离层上形成光刻胶图形,且间隙壁图形覆盖浮置栅极图形的相对侧边缘。
16.根据权利要求15的器件,其特征在于,间隙壁图形通过在衬底表面上形成共形间隙壁绝缘层和各向异性蚀刻间隙壁图形以部分暴露出浮置栅极图形来形成。
17.根据权利要求16的器件,其特征在于,浮置栅极图形的暴露宽度通过调整间隙壁图形厚度和各向异性蚀刻条件来确定。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102881579A (zh) * | 2012-10-25 | 2013-01-16 | 上海宏力半导体制造有限公司 | 通过边角圆化浮栅提高数据保持力的方法及mos晶体管 |
CN102881693B (zh) * | 2012-10-25 | 2017-05-24 | 上海华虹宏力半导体制造有限公司 | 存储器件及其制作方法 |
CN106952924A (zh) * | 2016-01-05 | 2017-07-14 | 台湾积体电路制造股份有限公司 | 具有高耦合比率的闪存器件 |
CN108133937A (zh) * | 2017-12-21 | 2018-06-08 | 上海华力微电子有限公司 | 闪存器件及其制造方法 |
CN108447900A (zh) * | 2018-05-14 | 2018-08-24 | 武汉新芯集成电路制造有限公司 | 一种浮栅结构及其制备方法 |
CN110112264A (zh) * | 2019-05-15 | 2019-08-09 | 合肥彩虹蓝光科技有限公司 | 一种隔离槽的制造方法及其应用 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2996965C (en) * | 2015-09-30 | 2019-07-23 | Halliburton Energy Services, Inc. | Downhole fluid flow control system and method having autonomous flow control |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6544844B2 (en) | 1999-10-08 | 2003-04-08 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
KR101081919B1 (ko) * | 2004-06-21 | 2011-11-10 | 삼성전자주식회사 | 낸드형 플래시 메모리 소자 및 그 제조방법 |
KR100500456B1 (ko) * | 2003-08-13 | 2005-07-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
KR20050080705A (ko) * | 2004-02-10 | 2005-08-17 | 삼성전자주식회사 | 게이트 콘택 플러그를 갖는 플래시 메모리 소자 및 그제조방법 |
KR100824633B1 (ko) * | 2006-09-06 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102881579A (zh) * | 2012-10-25 | 2013-01-16 | 上海宏力半导体制造有限公司 | 通过边角圆化浮栅提高数据保持力的方法及mos晶体管 |
CN102881693B (zh) * | 2012-10-25 | 2017-05-24 | 上海华虹宏力半导体制造有限公司 | 存储器件及其制作方法 |
CN106952924A (zh) * | 2016-01-05 | 2017-07-14 | 台湾积体电路制造股份有限公司 | 具有高耦合比率的闪存器件 |
CN108133937A (zh) * | 2017-12-21 | 2018-06-08 | 上海华力微电子有限公司 | 闪存器件及其制造方法 |
CN108447900A (zh) * | 2018-05-14 | 2018-08-24 | 武汉新芯集成电路制造有限公司 | 一种浮栅结构及其制备方法 |
CN110112264A (zh) * | 2019-05-15 | 2019-08-09 | 合肥彩虹蓝光科技有限公司 | 一种隔离槽的制造方法及其应用 |
Also Published As
Publication number | Publication date |
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US7670906B2 (en) | 2010-03-02 |
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US20080157167A1 (en) | 2008-07-03 |
KR100847833B1 (ko) | 2008-07-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080702 |