KR20080062044A - 플래시 기억 장치의 제조 방법 - Google Patents

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Abstract

플래시 기억 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계와, 활성영역 상에 부유게이트 패턴을 형성하는 단계와, 소자분리막 상에 부유게이트 패턴보다 높은 측벽을 갖는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 측벽에 부유게이트 패턴의 일부를 덮는 스페이서 패턴을 형성하는 단계와, 스페이서 패턴을 식각마스크로 사용하여 부유게이트 패턴을 소정 깊이 식각하는 단계를 포함한다. 그 결과, 안정된 형상 및 변형이 적은 요철을 부유 게이트 상부면에 형성하여 소자의 특성 산포를 줄일 수 있다.
플래시, 요철, 커플링비, 부유게이트

Description

플래시 기억 장치의 제조 방법{Method of Fabricating a Flash Memory Device}
도 1 및 도 2는 종래기술에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 공정단면도.
도 3 내지 도 6은 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 기억 장치의 제조 방법에 관한 것으로서, 보다 구체적으로는 플래시 기억 장치에 관한 것이다.
플래시 기억 장치는 전기적으로 데이터를 기입 및 소거하는 장치로서, 터널 절연막을 통한 전하의 터널링을 이용하여 부유게이트에 전하를 저장하거나, 저장된 전하를 기판으로 방출하는 장치이다.
플래시 기억 장치의 동작 중 가장 중요한 터널링은 제어 게이트 전극에 인가된 전압이 터널 절연막에 얼마만큼 전달되어 전계를 형성하는가에 의존한다. 제어 게이트 전극에 인가된 전압이 터널절연막에 인가되는 비율은 커플링 비로 나타낼 수 있으며, 커플링 비는 기판과 부유게이트 사이의 커패시턴스에 비해 부유게이트와 제어게이트 사이의 커패시턴스가 높을 수록 높아진다.
부유 게이트와 제어게이트 사이의 커패시턴스를 높이기 위하여 게이트 간 유전막으로 유전 상수가 높은 ONO막(실리콘산화막-실리콘질화막-실리콘산화막)을 사용하고 있다. 소자의 집적도가 더욱 높아지면서 보다 높은 유전 상수의 게이트간 유전막을 사용하고자 하는 노력이 계속되고 있으나, 유전 상수가 높은 물질일 수록 누설전류 특성이 좋지 못하여 리텐션 특성이 열화되는 문제가 있다.
부유 게이트와 제어게이트 사이의 커패시터스를 높이기 위한 다른 방법으로 이들의 대향 면적을 크게 만드는 방법이 제안되었다. 부유 게이트의 표면에 요철을 형성하여 부유 게이트 상에 형성되는 게이트간 유전막의 면적이 증가될 수 있다.
도 1 및 도 2는 종래의 플래시 기억 장치의 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 반도체 기판(10) 상에 소자분리막(12)을 형성하여 활성영역(14)을 한정하고, 활성영역(14) 상에 터널절연막(16)을 개재하여 부유 게이트막(18)을 형성한다. 부유 게이트막(18) 상에 포토레지스트 패턴(20)을 형성한다. 포토레지스트 패턴(20)은 마스크 패턴(24)가 그려진 레티클(22)을 사용하여 포토레지스트막을 노광함으로써 혀성될 수 있다. 이때, 마스크 패턴(24)의 폭 및 간격을 조절함으로써 마스크 패턴(24) 사이의 영역을 통과한 빛의 세기가 약화될 수 있다. 그 결과, 포토레지스트막의 노광 정도가 달라져, 부유 게이트막(18) 상에 요철을 갖는 포토레지스트 패턴(20)이 형성된다.
도 2를 참조하면, 포토레지스트 패턴(20) 및 부유 게이트막(20)을 이방성 식각한다. 포토레지스트 패턴(20)이 요철을 갖기 때문에 포토레지스트 패턴(20)의 요철이 부유 게이트막(20)에 전사되어 요철을 갖는 부유 게이트 패턴(18a)을 형성한다.
종래기술에서, 부유 게이트 패턴(18a)의 요철 깊이 및 양측 요부의 폭은 포토레지스트 패턴(20)의 형상에 의존한다. 상기한 바와 같이, 포토레지스트 패턴(20)은 레티클(22)에 형성된 마스크 패턴(24)의 폭 및 간격에 의한 노광광의 세기 차이에 의해 요철을 갖게된다. 따라서, 마스크 패턴(24)의 원하는 형상을 얻기 위해 마스크 패턴(24)의 배치가 결정되기 때문에, 부유 게이트 패턴(18a)의 크기 및 요철의 폭 및 깊이를 조절하는 것이 제한될 수 밖에 없다. 또한, 요구되는 부유 게이트 패턴(18a)을 얻기 위해서, 복잡한 레티클 제작 과정이 요구되어 장치의 구조 변경이 빠르게 피드백될 수 없는 단점도 있다. 이에 더하여, 생산라인에 공급되는 포토레지스트막의 특성은 가변적이기 때문에 이로 인하여 포토레지스트 패턴(20)의 형상이 원하는 것과 달라질 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 부유 게이트 패턴의 요철을 형성함에 있어서 요철의 형상을 제어하는 것이 용이한 플래시 기억 장치의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 부유 게이트 패턴 형상의 편차가 적은 플래시 기억 장치의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 상부면에 요철을 갖는 부유 게이트를 형성하는 방법을 포함한 플래시 기억 장치의 제조 방법을 제공한다.
이 방법은 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계와, 활성영역 상에 부유게이트 패턴을 형성하는 단계와, 소자분리막 상에 부유게이트 패턴보다 높은 측벽을 갖는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 측벽에 부유게이트 패턴의 일부를 덮는 스페이서 패턴을 형성하는 단계와, 스페이서 패턴을 식각마스크로 사용하여 부유게이트 패턴을 소정 깊이 식각하는 단계를 포함한다.
본 발명은 스페이서 패턴을 식각마스크로 사용하여 부유게이트 패턴을 식각하기 때문에 요부의 폭이 일정한 요철을 갖는 부유게이트 패턴을 형성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 설명하도록 한다.
(구현예)
도 3 내지 도 6은 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역(54)을 한정한다. 활성영역(54)은 반도체 기판(50)에 복수개로 평행하게 배치될 수 있다. 따라서, 활성영역(54)의 양측에 소자분리막이 배치될 수 있다.
활성영역(54)에 터널절연막(56)을 형성한다. 터널절연막(56)은 열산화막으로 형성되어 활성영역(54)에 한정되어 형성될 수 있다. 터널절연막(56)이 형성된 기판 의 전면에 부유게이트막을 형성하고 상기 부유 게이트막을 패터닝하여 상기 활성영역(54) 상에 부유 게이트 패턴(58)을 형성할 수 있다.
부유 게이트 패턴(58)은 활성영역(54)와 평행하게 반도체 기판 상에 배치될 수 있다. 복수개의 부유 게이트 패턴(58)들 사이에 소자분리막(52)이 노출되어 있다.
도 4를 참조하면, 부유 게이트 패턴들(58) 사이에 노출된 소자분리막(52) 상에 포토레지스트 패턴(60)을 형성한다. 포토레지스트 패턴(60)은 부유 게이트 패턴들(58)이 형성된 기판의 전면에 포토레지스트막을 형성하고, 포토레지스트막을 노광하여 형성할 수 있다. 이 때, 네가티브 포토레지스트막을 형성하고 부유 게이트 패턴 형성용 포토마스크를 사용하여 포토레지스트막을 노광하면, 부유게이트 패턴이 형성되지 않은 영역, 즉 부유게이트 패턴들(58) 사이에 노출된 소자분리막(52) 상에 포토레지스트막이 노광된다. 계속해서, 노광된 포토레지스트막을 제외한 다른 부분의 포토레지스트막을 현상하여 포토레지스트 패턴(60)을 형성할 수 있다.
포토레지스트막은 부유 게이트 패턴들(58)보다 더 두껍게 형성하여 부유 게이트 패턴(58)보다 높은 측벽을 갖는 포토레지스트 패턴(60)을 형성할 수 있다.
포토레지스트 패턴(60)이 형성된 기판의 전면에 스페이서 절연막(62)을 콘포말하게 형성한다. 스페이서 절연막(62)은 부유 게이트 패턴(58)의 상부면 및 부유 게이트 패턴(58)보다 높은 포토레지스트 패턴(60)의 측벽을 따라 형성된다.
도 5를 참조하면, 스페이서 절연막(62)을 이방성 식각하여 스페이서 패턴(62s)을 형성할 수 있다. 스페이서 패턴(62s)은 부유 게이트 패턴(58) 양측의 포 토레지스트 패턴(60)의 측벽에 형성되어 부유 게이트 패턴(58)의 양측 가장자리를 덮는다.
양쪽의 스페이서 패턴들(62s) 사이에 부유 게이트 패턴(58)의 일부가 노출된다. 스페이서 패턴들(62s)의 폭은 스페이서 절연막(62)의 형성 두께 및 이방성 식각 조건을 조절하여 결정될 수 있다. 따라서, 양측의 스페이서 패턴들(62s)은 동일한 폭 및 두께를 가질 수 있다.
부유 게이트 패턴(58) 양측 가장자리의 스페이서 패턴(62s)을 식각마스크로 사용하여 부유 게이트 패턴(58)의 노출된 부분의 일부를 식각한다. 그 결과, 부유 게이트 패턴(58)의 상부면에 요철이 형성된다. 스페이서 패턴들의 폭 및 두께가 동일하기 때문에 부유 게이트 패턴(58)의 요철이 안정적으로 일정한 형상을 가질 수 있다.
도 6을 참조하면, 스페이서 패턴(60s) 및 포토레지스트 패턴(60)을 제거하여 요철을 갖는 부유 게이트 패턴(58)의 측벽을 노출시킨다. 기판의 전면에 게이트간 유전막(64)을 형성하고, 게이트간 유전막(64) 상에 제어게이트 도전막을 형성한다. 게이트간 유전막(64)은 요철을 갖는 부유 게이트 패턴(58) 상에 콘포말하게 형성될 수 있고, 제어게이트 도전막은 부유 게이트 패턴들(58) 사이의 갭을 채우도록 형성될 수 있다.
계속해서, 제어게이트 도전막, 게이트간 유전막 및 부유 게이트 패턴(58)을 연속적으로 식각하여 활성영역들(54)의 상부를 가로지르는 제어게이트 전극(CG) 및 제어게이트 전극(CG)과 활성영역들(54) 사이에 개재된 부유 게이트(FG)를 형성한 다. 부유 게이트(FG)와 제어게이트 전극(CG) 사이에는 게이트간 유전막(64)이 개재되고, 부유 게이트(FG)와 활성영역들(54) 사이에는 터널절연막(56)이 개재된다.
본 발명에서, 부유 게이트의 요철은 부유 게이트 상부의 양측 가장자리에 형성된 스페이서 패턴을 식각마스크로 사용하여 형성된다. 따라서, 스페이서 패턴의 폭이 일정하기 때문에 부유 게이트의 요부 폭도 일정하여 커플링비의 편차가 적은 플래시 기억 장치를 얻을 수 있다.
상술한 것과 같이 본 발명은 안정된 형상 및 변형이 적은 요철을 부유 게이트 상부면에 형성하여 소자의 특성 산포를 줄일 수 있다. 또한, 부유 게이트 패턴을 형성하기 위한 포토마스크를 사용하여 스페이서 패턴의 측벽이 지지되는 포토레지스트 패턴을 형성하기 때문에, 추가적인 레티클 제작을 위한 시간 및 노력이 소모되지 않는다.

Claims (7)

  1. 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상에 부유게이트 패턴을 형성하는 단계;
    상기 소자분리막 상에 부유게이트 패턴보다 높은 측벽을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 상기 포토레지스트 패턴의 측벽에 상기 부유게이트 패턴의 일부를 덮는 스페이서 패턴을 형성하는 단계; 및
    상기 스페이서 패턴을 식각마스크로 사용하여 상기 부유게이트 패턴을 소정 깊이 식각하는 단계를 포함하는 플래시 기억 장치의 제조 방법.
  2. 제1항에서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    네가티브 포토레지스트막을 형성하는 단계;
    상기 부유게이트 패턴 형성용 포토마스크를 사용하여 상기 포토레지스트막을 노광하는 단계; 및
    노광된 포토레지스트막을 현상하는 단계를 포함하는 플래시 기억 장치의 제조 방법.
  3. 제2항에서,
    상기 포토레지스트막은 상기 부유게이트 패턴의 상부면보다 두껍게 형성하는 것을 특징으로 하는 플래시 기억 장치의 제조 방법.
  4. 제1항에서,
    상기 포토레지스트 패턴은 상기 부유 게이트 패턴 양측의 소자분리막 상에 형성하고, 상기 스페이서 패턴은 상기 부유 게이트 패턴의 양측 가장자리를 덮는 것을 특징으로 하는 플래시 기억 장치의 제조 방법.
  5. 제4항에서,
    상기 스페이서 패턴을 형성하는 단계는,
    상기 포토레지스트 패턴이 형성된 기판의 전면에 콘포말한 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 패턴을 이방성 식각하여 상기 부유 게이트 패턴의 일부를 노출시키는 단계를 포함하는 플래시 기억 장치의 제조 방법.
  6. 제5항에서,
    상기 스페이서 패턴의 형성 두께 및 상기 이방성 식각 조건을 조절하여 상기 상기 부유게이트 패턴의 노출 폭을 결정하는 것을 특징으로 하는 플래시 기억 장치의 제조 방법.
  7. 제1항에서,
    상기 스페이서 패턴 및 상기 포토레지스트 패턴을 제거하여, 상부면에 요철을 갖는 부유 게이트 패턴을 형성하는 단계;
    상기 요철을 갖는 부유 게이트 패턴 상에 콘포말한 게이트간 유전막 및 제어게이트 도전막을 형성하는 단계를 더 포함하는 플래시 기억 장치의 제조 방법.
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