CN108447900A - 一种浮栅结构及其制备方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 89
- 238000002360 preparation method Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 230000001413 cellular effect Effects 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
本发明涉及半导体技术领域，尤其涉及一种浮栅结构，包括：衬底；阵列式的多个浮栅单元结构，形成于衬底的上表面；浅槽隔离结构，形成于浮栅单元结构之间并延伸至衬底中，用于将相邻的浮栅单元结构隔离开；其中，每个浮栅单元结构的顶部形成有一凹槽；以及一种浮栅结构的制备方法；能够在形成的每个浮栅单元结构的顶部形成凹槽，从而扩大每个浮栅单元结构的顶部的电容藕荷率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种浮栅结构及其制备方法。
背景技术
目前，浮栅晶体管的制作工艺中，浮栅晶体管的电容藕荷率是影响浮栅晶体管的一个重要因素。
浮栅垂直于位线方向的横截面形状通常为一个规则的四边形，该四边形中，顶部的一条边和暴露出的两侧的两条边产生的电容定义为CONO，顶部的一条边则定义为CTOX，浮栅晶体管的藕荷率则为：CONO/CONO+CTOX。一般来说，电容藕荷率越大，浮栅晶体管的性能越好。在浮栅的电容
因此，在浮栅的电容呈现四边形的情况下，藕荷率很难再得到提高。
发明内容
针对上述问题，本发明提出了一种浮栅结构，其中，包括：
衬底；
阵列式的多个浮栅单元结构，形成于所述衬底的上表面；
浅槽隔离结构，形成于所述浮栅单元结构之间并延伸至所述衬底中，用于将相邻的所述浮栅单元结构隔离开；
其中，每个所述浮栅单元结构的顶部形成有一凹槽。
上述的浮栅结构，其中，每个所述浮栅单元结构与所述衬底之间均制备有一绝缘层。
上述的浮栅结构，其中，所述浅槽隔离结构由氧化物制备形成。
一种浮栅结构的制备方法，其中，包括：
步骤S1，提供一衬底，所述衬底中形成有阵列式的多个浮栅预制备结构，以及用于隔离每个所述浮栅预制备结构的浅槽隔离结构，且所述浮栅预制备结构的上表面与所述浅槽隔离结构的上表面齐平；
步骤S2，回刻每个所述浮栅预制备结构一预设厚度；
步骤S3，制备一牺牲层覆盖回刻后的每个所述浮栅预制备结构的上表面，以及覆盖所述浅槽隔离结构的上表面和暴露出的侧壁；
步骤S4，刻蚀所述牺牲层形成覆盖所述浅槽隔离结构暴露出的侧壁的侧墙；
步骤S5，以所述侧墙为掩膜，刻蚀所述浮栅预制备结构，形成顶部形成有凹槽的每个浮栅单元结构。
上述的制备方法，其中，所述步骤S1中，每个所述浮栅预制备结构与所述衬底之间均形成有一绝缘层。
上述的制备方法，其中，所述步骤S1中，采用氧化物形成所述浅槽隔离结构。
上述的制备方法，其中，所述预设厚度为10～500埃。
上述的制备方法，其中，所述凹槽为矩形凹槽。
上述的制备方法，其中，采用氧化物制备形成所述牺牲层。
有益效果：本发明提出的一种浮栅结构及其制备方法，能够在形成的每个浮栅单元结构的顶部形成凹槽，从而扩大每个浮栅单元结构的顶部的电容藕荷率。
附图说明
图1为本发明一实施例中浮栅结构的结构原理图；
图2为本发明一实施例中浮栅结构的制备方法的方法原理图；
图3～6为本发明一实施例中浮栅结构的制备方法中各步骤形成的结构原理图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
实施例一
在一个较佳的实施例中，如图1所示，提出了一种浮栅结构，其中，可以包括：
衬底10；
阵列式的多个浮栅单元结构FG，形成于衬底10的上表面；
浅槽隔离结构15，形成于浮栅单元结构FG之间并延伸至衬底10中，用于将相邻的浮栅单元结构FG隔离开；
其中，每个浮栅单元结构FG的顶部形成有一凹槽。
上述技术方案中，凹槽优选地处于浮栅单元结构FG的顶部的中心位置；由于凹槽的存在，浮栅单元结构FG的顶部面积相较于常规明显更大，从而保证了浮栅单元结构FG的该位置与上层结构的电容藕荷率；上层结构可以是用于连接控制栅的隔离结构，例如氧化物-氮化物-氧化物的三层式隔离结构，此为本领域的常规技术，在此不再赘述；本文中浮栅结构还可以包括上述的上层结构，以及控制栅等其他常规结构。
在一个较佳的实施例中，每个浮栅单元结构与衬底之间均制备有一绝缘层18。
上述技术方案中，绝缘层18可以由氧化物制备形成。
在一个较佳的实施例中，浅槽隔离结构由氧化物制备形成。
实施例二
如图2所示，在一个较佳的实施例中，还提出了一种浮栅结构的制备方法，各步骤形成的结构可以如图3～6所示，其中，该制备方法可以包括：
步骤S1，提供一衬底10，衬底10中形成有阵列式的多个浮栅预制备结构11，以及用于隔离每个浮栅预制备结构12的浅槽隔离结构15，且浮栅预制备结构11的上表面与浅槽隔离结构15的上表面齐平；
步骤S2，回刻每个浮栅预制备结构11一预设厚度；
步骤S3，制备一牺牲层20覆盖回刻后的每个浮栅预制备结构11的上表面，以及覆盖浅槽隔离结构15的上表面和暴露出的侧壁；
步骤S4，刻蚀牺牲层20形成覆盖浅槽隔离结构15暴露出的侧壁的侧墙SP；
步骤S5，以侧墙SP为掩膜，刻蚀浮栅预制备11结构，形成顶部形成有凹槽的每个浮栅单元结构FG。
上述技术方案中，凹槽优选地处于浮栅单元结构FG的顶部的中心位置；上层结构可以是用于连接控制栅的隔离结构，例如氧化物-氮化物-氧化物的三层式隔离结构，此为本领域的常规技术，在此不再赘述；浮栅预制备结构11与浮栅单元结构FG的材质可以是相同的，但可以视为是不同的结构。
上述技术方案中，步骤S2中，回刻每个浮栅预制备结构11一预设厚度后会将浅槽隔离结构15的侧壁予以暴露。
在一个较佳的实施例中，步骤S1中，每个浮栅预制备结构11与衬底10之间均形成有一绝缘层18。
上述技术方案中，绝缘层18可以由氧化物制备形成。
在一个较佳的实施例中，步骤S1中，可以采用氧化物形成浅槽隔离结构15。
在一个较佳的实施例中，预设厚度可以为10～500埃，举例来说，可以是50埃，或100埃，或150埃，或200埃，或300埃等。
在一个较佳的实施例中，凹槽可以为矩形凹槽。
在一个较佳的实施例中，可以采用氧化物制备形成牺牲层20。
综上所述，本发明提出的一种浮栅结构，包括：衬底；阵列式的多个浮栅单元结构，形成于衬底的上表面；浅槽隔离结构，形成于浮栅单元结构之间并延伸至衬底中，用于将相邻的浮栅单元结构隔离开；其中，每个浮栅单元结构的顶部形成有一凹槽；以及一种浮栅结构的制备方法；能够在形成的每个浮栅单元结构的顶部形成凹槽，从而扩大每个浮栅单元结构的顶部的电容藕荷率。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (9)
1.一种浮栅结构，其特征在于，包括：
衬底；
阵列式的多个浮栅单元结构，形成于所述衬底的上表面；
浅槽隔离结构，形成于所述浮栅单元结构之间并延伸至所述衬底中，用于将相邻的所述浮栅单元结构隔离开；
其中，每个所述浮栅单元结构的顶部形成有一凹槽。
2.根据权利要求1所述的浮栅结构，其特征在于，每个所述浮栅单元结构与所述衬底之间均制备有一绝缘层。
3.根据权利要求1所述的浮栅结构，其特征在于，所述浅槽隔离结构由氧化物制备形成。
4.一种浮栅结构的制备方法，其特征在于，包括：
步骤S1，提供一衬底，所述衬底中形成有阵列式的多个浮栅预制备结构，以及用于隔离每个所述浮栅预制备结构的浅槽隔离结构，且所述浮栅预制备结构的上表面与所述浅槽隔离结构的上表面齐平；
步骤S2，回刻每个所述浮栅预制备结构一预设厚度；
步骤S3，制备一牺牲层覆盖回刻后的每个所述浮栅预制备结构的上表面，以及覆盖所述浅槽隔离结构的上表面和暴露出的侧壁；
步骤S4，刻蚀所述牺牲层形成覆盖所述浅槽隔离结构暴露出的侧壁的侧墙；
步骤S5，以所述侧墙为掩膜，刻蚀所述浮栅预制备结构，形成顶部形成有凹槽的每个浮栅单元结构。
5.根据权利要求4所述的制备方法，其特征在于，所述步骤S1中，每个所述浮栅预制备结构与所述衬底之间均形成有一绝缘层。
6.根据权利要求4所述的制备方法，其特征在于，所述步骤S1中，采用氧化物形成所述浅槽隔离结构。
7.根据权利要求4所述的制备方法，其特征在于，所述预设厚度为10～500埃。
8.根据权利要求4所述的制备方法，其特征在于，所述凹槽为矩形凹槽。
9.根据权利要求4所述的制备方法，其特征在于，采用氧化物制备形成所述牺牲层。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810456516.5A CN108447900A (zh) | 2018-05-14 | 2018-05-14 | 一种浮栅结构及其制备方法 |
Publications (1)
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|---|---|
| CN108447900A true CN108447900A (zh) | 2018-08-24 |
Family
ID=63203586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810456516.5A Pending CN108447900A (zh) | 2018-05-14 | 2018-05-14 | 一种浮栅结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108447900A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030001197A1 (en) * | 1999-10-08 | 2003-01-02 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
| CN101211858A (zh) * | 2006-12-29 | 2008-07-02 | 东部高科股份有限公司 | 闪存器件 |
| CN106952924A (zh) * | 2016-01-05 | 2017-07-14 | 台湾积体电路制造股份有限公司 | 具有高耦合比率的闪存器件 |
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