CN103872049A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明是有关于一种半导体装置及半导体装置的制造方法。该半导体装置包括一基板及配置在基板上方的多个第一与第二堆叠构造。多个第一与第二堆叠构造是由一间隙所分离。基板包括在多个第一堆叠构造的构造之间的第一沟槽、在多个第二堆叠构造的构造之间的第二沟槽以及在间隙中的第三沟槽。第一沟槽的深度小于第三沟槽的深度。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置，特别是涉及一种改善浅沟槽隔离构造的半导体装置及半导体装置的制造方法。
背景技术
用于制造可靠集成电路的重要能力为隔离构造。一种用于隔离构造的方式是设置一沟槽(有时被称为浅沟槽隔离(STI))在它们之间。随着半导体构造的尺寸缩小及密度增加，将常会有在一密集区域与一较不密集区域之间的边界,譬如在一记忆体装置中的一阵列区域与一周边区域之间。在密集区域(例如阵列区域)中及较不密集区域(例如周边)中的隔离用沟槽的深度常是不同的。阵列区域的深宽比是随着构造尺寸的减少而增加。亦即,构造的高度与构造的宽度的比率增加。如果在阵列区域中的沟槽的深度太深,则在此阵列中的构造的构造完整性，可能导致装置的可靠度减少。此外,与阵列区域比较而言，较高电压信号常常使用于周边区域，导致在周边区域中需要较深的隔离用沟槽，以供良好的隔离特征用。
在一装置的不同区域中提供不同的沟槽深度是需要多个工艺步骤的复杂工艺。此外，在一个在具有较浅沟槽的区域及具有较深沟槽的区域之间的界限，现有技术提供了一种尖锐不连续性结构，这导致了不被期望的高沟槽负荷。高沟槽负荷可能导致应力性断裂及裂痕，其负面地影响着装置的性能。
由此可见，上述现有的半导体装置及半导体装置的制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体装置及半导体装置的制造方法,实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的半导体装置及半导体装置的制造方法存在的缺陷，而提供一种新的半导体装置及半导体装置的制造方法，所要解决的技术问题是使其可以抑制由于沟槽负荷所导致的应力性断裂及裂痕，改善装置的可靠度，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置包括一基板,以及配置于基板上方的多个第一堆叠构造与多个第二堆叠构造。多个第一堆叠构造比多个第二堆叠构造配置得更密集。多个第一堆叠构造与多个第二堆叠构造是由一间隙所分离。基板包括在第一堆叠构造之间的第一沟槽、在第二堆叠构造之间的第二沟槽以及在间隙中的第三沟槽。第一沟槽的深度小于第三沟槽的深度。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中该第二沟槽的深度与该第三沟槽的深度实质相同。
前述的半导体装置，其中该第一沟槽的深度小于该第二沟槽的深度。
前述的半导体装置，其中该第一沟槽的最大深度小于该第三沟槽的最大深度。
前述的半导体装置，其中该第三沟槽的一底部在相邻于该些第一堆叠构造的其中一个的该第三沟槽的一第一侧壁与相邻于该些第二堆叠构造的其中一个的该第三沟槽的一第二侧壁之间是连续的。
前述的半导体装置，还包括：一侧壁，在该第一沟槽的一部分与该第三沟槽的一部分之间，其中该侧壁与该第三沟槽的底部形成一角度，且该角度并非是90度。
前述的半导体装置，其中该角度是在105度与170度之间。
前述的半导体装置，其中该些第一堆叠构造被定义于一记忆体装置的一阵列区域中，而该些第二堆叠构造被定义于该记忆体装置的一周边区域中。
前述的半导体装置，还包括：一边界，在该第一沟槽的一部分与该第三沟槽的一部分之间，其中该边界是凹向内至一位于该些第一堆叠构造之间的该些第一堆叠构造的一中间区域，以形成一凹部。
前述的半导体装置，其中该凹部是凹状偏转向内部至该些第一堆叠构造的该中间区域。
前述的半导体装置，其中该凹部呈现V形，而该V形的一中央部分向内部地延伸朝向该些第一堆叠构造的该中间区域。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置的制造方法包括：提供一基板；形成多个堆叠构造于基板上，该些堆叠构造的一部分被定义为一阵列区域，该些堆叠构造的另一部分被定义为一周边区域；及形成多个沟槽，其包括在阵列区域中的多个第一沟槽，在周边区域中的多个第二沟槽，以及在阵列区域与周边区域之间的介面中的至少一第三沟槽。其中第二沟槽与第三沟槽比第一沟槽深。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置的制造方法，其中形成该些堆叠构造的步骤包括:提供一止挡层在该阵列区域中的该些堆叠构造之间。
前述的半导体装置的制造方法，其中该止挡层为一氮化硅(SiN)层。
前述的半导体装置的制造方法，其中形成该些沟槽的步骤包括：利用一选择性蚀刻来蚀刻该半导体装置。
前述的半导体装置的制造方法，其中该选择性蚀刻是与该止挡层比较而言针对在该止挡层之下的一层具有选择性。
前述的半导体装置的制造方法，其中在该止挡层之下的该层为多晶硅，该止挡层是氮化硅，而该该选择性蚀刻的蚀刻剂是对氮化硅与多晶硅具有选择性。
前述的半导体装置的制造方法，其中该选择性蚀刻的蚀刻剂包括四氟化碳(CF4)、三氟甲烷(CHF3)、溴化氢(HBr)及氮气(N2)。
前述的半导体装置的制造方法，其中该选择性蚀刻的蚀刻剂包括氯(Cl2)、溴化氢及氦氧混合物(He-O2)。
前述的半导体装置的制造方法，其中该选择性蚀刻的蚀刻剂包括四氟化碳、三氟甲烷及溴化氢。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体装置及半导体装置的制造方法至少具有下列优点及有益效果:本发明由于减少或消除了供STI形成用的额外的光刻步骤而降低了复杂性；提供一自对准STI工艺；以及藉由抑制由于沟槽负荷所导致的应力裂痕及断裂来改善可靠度。
综上所述,本发明是有关于一种半导体装置及半导体装置的制造方法。该半导体装置包括一基板及配置在基板上方的多个第一与第二堆叠构造。多个第一与第二堆叠构造是由一间隙所分离。基板包括在多个第一堆叠构造的构造之间的第一沟槽、在多个第二堆叠构造的构造之间的第二沟槽以及在间隙中的第三沟槽。第一沟槽的深度小于第三沟槽的深度。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是一示范半导体装置的侧剖面图。
图2是一示范半导体装置的侧剖面图。
图3是一示范半导体装置的侧剖面图。
图4是一示范半导体装置的侧剖面图。
图5是一示范半导体装置的侧剖面图。
图6是一示范半导体装置的侧剖面图。
图7是一示范半导体装置的侧剖面图。
图8是一示范半导体装置的俯视图。
图9是一示范半导体装置的侧剖面图。
图10是一示范半导体装置的侧剖面图。
图11是一示范半导体装置的侧剖面图。
图12是一示范半导体装置的侧剖面图。
图13是一示范半导体装置的侧剖面图。
图14是一示范半导体装置的侧剖面图。
图15是一示范半导体装置的侧剖面图。
图16是一示范半导体装置的侧剖面图。
图17是一示范半导体装置的侧剖面图。
图18是一示范半导体装置的侧剖面图。
图19是一示范半导体装置的侧剖面图。
图20是一示范半导体装置的侧剖面图。
图21是一示范半导体装置的侧剖面图。
图22是一示范半导体装置的俯视图。
图23是一示范半导体装置的侧剖面图。
图24是一示范半导体装置的侧剖面图。
A-A、B-B：切割线
10、300：半导体装置
12、312：基板
14、24、314、324：介电层
16、16a、16b、316、316a、316b：构造
18、318：多晶硅层
20、320：缓冲介电层
22、322：薄膜
26、326：间隙
30、40、130、140：遮罩
32、42、132、142、430：边界
34、44、334、344：沟槽
50、52：部分
54：突然转变
200、400：区域
220、222、420、422：深度
325：图案化薄膜
424：转变
426：角度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体装置及半导体装置的制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
请参阅图1所示,一种半导体装置10包括一基板12及一位于基板12上方的介电层14。基板12可以是一硅基板。介电层14可以是一氧化层。构造16a及16b是形成于介电层14的上方。构造16包括一多晶硅层18、一缓冲介电层20、一薄膜22及一介电层24。缓冲介电层20可以是一氧化层；薄膜22可以是一氮化硅(SiN)层；而介电层24可以是一种氧化物。构造16a是比构造16b更密集地形成。举例而言，构造16a可以是一记忆体装置的一阵列区域，而构造16b可以位于记忆体装置的一周边区域。构造16a及16b相邻并由一间隙26分离。在某些实施例中，在构造16a的区域中的介电层14的厚度可以不同于在构造16b的区域中的介电层14的厚度。
请参阅图2所示，一遮罩30涂敷至显示于图1的半导体装置10，并被图案化以覆盖构造16b及露出构造16a。一个在被遮蔽的部分及未被遮蔽的部分之间的边界32是位于间隙26中。一蚀刻工艺被执行以形成沟槽34进入基板12中。此蚀刻工艺可以是一种非等向性蚀刻，且可以从构造16a中的介电层24移除某些材料。
请参阅图3所示，遮罩30被移除，而遮罩40被涂敷并被图案化以覆盖构造16a及露出构造16b。一个在被遮蔽的部分及未被遮蔽的部分之间的边界42是位于间隙26中，并几乎位于与显示于图2的边界32相同的位置。一蚀刻工艺被执行以形成沟槽44进入基板12中。蚀刻工艺可以是一种非等向性蚀刻，且可以从构造16b中的介电层24移除某些材料。
请参阅图4所示，遮罩40被移除。半导体装置10包括在对应于构造16a的区域中的沟槽34，以及在对应于构造16b的区域中的沟槽44。在间隙26中，存在有一沟槽，其具有一个对应于沟槽34的深度的部分50及一个对应于沟槽44的深度的部分52。在对应于沟槽34的浅深度与对应于沟槽44的较深深度之间的突然转变(abrupt transition)54导致高沟槽负荷，其可能导致应力裂痕及断裂及较差的装置性能。此外，这种方法需要至少两个光罩涂敷及图案化步骤，以在构造16a之间及在构造16b之间提供不同的沟槽深度。
请参阅图5所示,一遮罩130被涂敷至显示于图1的半导体装置10,且被图案化以覆盖构造16b及露出构造16a。一个在被遮蔽的部分及未被遮蔽的部分之间的边界132是位于横越过间隙26而与构造16a相邻的构造16b。一蚀刻工艺被执行以形成沟槽34进入基板12。此蚀刻工艺可以是非等向性蚀刻且可能从构造16a中的介电层24移除某些材料。因为间隙26并非由遮罩130所覆盖，所以一沟槽是以一个对应于构造16a的密集区域的深度形成于宽广的间隙26中。
请参阅图6所示，遮罩130被移除而遮罩140被涂敷及图案化以覆盖构造16a及露出构造16b。一个在被遮蔽的部分及未被遮蔽的部分之间的边界142是位于横越过间隙26而与构造16a相邻的构造16b上，并几乎在与显示于图5的边界132相同的位置。遮罩140覆盖间隙26。一蚀刻工艺被执行以形成沟槽44进入基板12。蚀刻工艺可以是非等向性蚀刻且可以从构造16b的介电层24移除某些材料。
请参阅图7所示，移除遮罩140。半导体装置10包括在对应于构造16a的区域中的沟槽34以及在对应于构造16b的区域中的沟槽44。在间隙26中，存在有一沟槽，其深度是对应于在较密集构造16a之间的沟槽的深度。在对应于在构造16a之间的沟槽的深度的宽广间隙26中的沟槽的浅深度(而非在构造16b之间的沟槽的深度)是不利的，因其为较密集构造16a对于可能出现于较不密集构造16b中的较高电压会提供较差的绝缘。
在间隙26中的沟槽的深度可以DP1表示。在构造16b之间的沟槽的深度可以DP2表示。在构造16a之间的沟槽的深度可以Darray表示。不同的深宽比及特征密度可能导致在间隙26中的沟槽中与在构造16a之间的沟槽中不同的蚀刻速率(譬如在较小特征尺寸的区域中的较慢的蚀刻速度)。因此，DP1可不同于Darray。然后，沟槽负荷可被表示为：(1)DP1-Darray；(2)DP2-Darray；及(3)(DP2-DP1)/DP2*100%。方程式(3)最好是大于20%。亦即，其最好是供DP1尽可能接近DP2。
此外，这种方法需要至少两个光罩涂敷及图案化步骤，以在构造16a之间及在构造16b之间提供不同的沟槽深度。
图8是半导体装置10的俯视图，半导体装置10具有一个密集构造16a的区域(例如一阵列区域)，及一个围绕密集构造16a的区域的较不密集构造16b的区域(例如一周边区域)。图1至图7的侧剖面图对应至切割线,例如切割线A-A。
图9是显示半导体装置10的侧剖面图，半导体装置10沿着切割线B-B在区域200中如在图2至图4中地被处理。切割线B-B沿着在密集构造16a之间的沟槽34。因此，一构造16a的一侧轮廓会被看见。深度220对应到沟槽34的深度。在构造16a与构造16b之间的间隙26包括在对应于沟槽34的浅深度与对应于沟槽44的较深深度之间的突然转变54。深度222对应到在较不密集构造16b之间的沟槽44的深度。
图10是显示半导体装置10的侧剖面图，半导体装置10沿着切割线B-B在区域200中如在图5至图7中地被处理。切割线B-B沿着在密集构造16a之间的沟槽34。因此，一构造16a的一侧轮廓会被看见。深度220对应到沟槽34的深度。在构造16a与构造16b之间的间隙26具有一个对应至较密集构造16a的深度。深度222对应到在较不密集构造16b之间的沟槽44的深度。
请参阅图11所示，一种半导体装置300包括一基板312、一位于基板312上方的介电层314，及一位于介电层314上方的多晶硅层318。基板312可以是一硅基板。介电层314可以是一氧化层。构造316a及316b是形成于介电层314上方。构造316包括一缓冲介电层320、一薄膜322、一介电层324及一图案化薄膜325。缓冲介电层320可以是一氧化层；薄膜322可以是一氮化硅层；而介电层324可以是一氧化物。构造316a比构造316b更密集地形成。举例而言,构造316a可以是一记忆体装置的一阵列区域,而构造316b可以位于记忆体装置的一周边区域。构造316a及316b是相邻且由一间隙326分离。图11所显示的半导体装置300仅为示范且也可能是一NOR快闪记忆体、NROM(XtraROM)、遮罩只读记忆体、NAND记忆体、快闪记忆体、其他非易失性记忆体、一般记忆体装置、一般半导体装置等。
除了设置于构造316a中以外，缓冲介电层320与薄膜322延伸在构造316a之间以覆盖由构造316a所定义的区域。缓冲介电层320与薄膜322并未覆盖间隙326。缓冲介电层320与薄膜322可在堆叠构造316a及316b的形成期间依此方式被图案化。因此，缓冲介电层320与薄膜322是自我对正且需要一些(如果有的话)额外的制造步骤。
请参阅图12所示，在显示于图11的半导体装置300上执行一蚀刻工艺。此蚀刻工艺是一种选择性蚀刻，其表现对于多晶硅层318胜过薄膜322的选择性。举例而言,如果薄膜322是一氮化硅层，则蚀刻剂可以是四氟化碳(CF4)、三氟甲烷(CHF3)、溴化氢(HBr)及氮气(N2)的配方。此种配方具有对于多晶硅胜过氮化硅的高选择性,可作为止挡层(Barrier Layer)。虽然在蚀刻工艺中可能有薄膜322的某些或完全损失,但是蚀刻的选择性在构造316b与间隙326的区域(不包括在构造316a之间或在其间隙中的薄膜322)提供更显著的蚀刻,而在构造316a的区域可以减缓或停止蚀刻工艺。因此，蚀刻工艺在构造316b的区域及间隙326中提供沟槽344的形成。
请参阅图13所示，在显示于图12的半导体装置300上执行一蚀刻工艺。此蚀刻工艺可以是一种非选择性蚀刻以蚀穿多晶硅层318、介电层314及蚀刻进入在构造316a之间的基板312,以开始形成沟槽334。在间隙326及在构造316b之间的沟槽344是在基板312中藉由此蚀刻工艺而被深化。此蚀刻工艺可以一种四氟化碳、三氟甲烷及氮气蚀刻。
请参阅图14所示，执行一挖沟步骤与图案化薄膜325的移除。半导体装置300包括在对应于构造316a的区域中的沟槽334及在对应于构造316b的区域中的沟槽344。在间隙326中，存在有一个对应于沟槽344的深度的沟槽。
图11至图14所说明的工艺并不需要额外的光刻工艺以单独地遮蔽构造316a及316b。因此，可在原处执行沟槽334及344的蚀刻，而抑制可能导致应力裂痕及断裂的尖锐不连续性。此外，在间隙326中的沟槽深度是深的，以提供在构造316a及316b之间的改良式隔离。
请参阅图15所示，在显示于图11的半导体装置300上执行一蚀刻工艺。此蚀刻工艺是一种选择性蚀刻，其表现对于多晶硅层318胜过薄膜322的选择性。举例而言，如果薄膜322是氮化硅层，则蚀刻剂可以是一种四氟化碳、三氟甲烷及溴化氢(HBr)的配方。此种配方具有对于多晶硅胜过氮化硅的高选择性。蚀刻的选择性在构造316b与间隙326的区域(不包括在构造316a之间或在其间隙中的薄膜322)提供更显著的蚀刻，而在构造316a的区域可以减缓或停止蚀刻工艺。因此，蚀刻工艺在构造316b的区域及间隙326中提供沟槽344的形成。蚀刻工艺也可以表现对介电层314(例如氧化层)的选择性，以使在构造316b之间及在形成沟槽344的间隙326中的蚀刻中止于介电层314。在蚀刻工艺中可能有薄膜322的某些损失，虽然如果对薄膜322与介电层314的选择性是足够高，但是在构造316a之间的多晶硅层318可能最低限度地被蚀刻或一点也不会被蚀刻。
请参阅图16所示，在显示于图15的半导体装置300上执行一蚀刻工艺。此蚀刻工艺可以是一种非选择性蚀刻，用以蚀穿在构造316a之间的多晶硅层318，以开始形成沟槽334。在对应于图15(例如，蚀刻剂是氯(Cl2)、溴化氢及氦氧混合物(He-O2))的工艺中，此蚀刻工艺也可以是图15中蚀刻工艺的延续。亦即，蚀刻可能继续缓慢地通过薄膜322及快速地通过多晶硅层318，藉以建立较深沟槽在构造316b之间，而非在构造316a之间。在某些实施例中，利用露出在构造316a之间的介电层314来停止(挡止)蚀刻以及开始延伸进入基板312的沟槽344。
请参阅图17所示，执行一挖沟步骤与图案化薄膜325的移除。半导体装置300包括在对应于构造316a的区域中的沟槽334及在对应于构造316b的区域中的沟槽344。在间隙326中，存在有一个对应于沟槽344的深度的沟槽。
图11及图15至图17所说明的工艺并不需要额外的光刻工艺以单独地遮蔽构造316a或316b。因此，可在原处执行沟槽334及344的蚀刻，而抑制了可能导致应力裂痕及断裂的尖锐不连续性。此外，在间隙326中的沟槽的深度是深的，以在构造316a及316b之间提供改良的隔离。
请参阅图18所示，在显示于图11的半导体装置300上执行一蚀刻工艺。此蚀刻工艺是一种选择性蚀刻，其表现对于多晶硅层318胜过薄膜322的选择性。举例而言，如果薄膜322是氮化硅层，则蚀刻剂可以是一种氯、溴化氢及氦氧混合物的配方。此种配方具有对于多晶硅胜过氮化硅的高选择性。蚀刻的选择性在构造316b与间隙326的区域(不包括在构造316a之间或在其间隙中的薄膜322)提供更显著的蚀刻，而在构造316a的区域可以减缓或停止蚀刻工艺。因此，蚀刻工艺在构造316b的区域及间隙326中提供沟槽344的形成。
请参阅图19所示，在显示于图18的半导体装置300上执行一蚀刻工艺。此蚀刻工艺可以是一种非选择性蚀刻，例如四氟化碳、三氟甲烷及氮气，用以蚀刻进入在构造316a之间的多晶硅层318及进入在构造316b之间的基板312。氟化碳、三氟甲烷及氮气蚀刻可以在一个或多个步骤中被提供。在某些实施例中，两个氟化碳、三氟甲烷及氮气蚀刻步骤是相继地被执行。提供两个(或更多)蚀刻步骤允许在一第一步骤使用一较低压力(例如20-60mt)，并在一第二步骤使用一较高压力(例如60-90mt)以提供一更垂直的多晶硅轮廓。
请参阅图20所示，执行一蚀刻工艺(例如溴化氢、氦气(He)及氦氧混合物蚀刻)以蚀穿在构造316a之间的多晶硅层318以及蚀刻进入在构造316b之间的基板312。溴化氢、氦气及氦氧混合物蚀刻提供对多晶硅胜过氧化层的高选择性，特别是在一高压条件下。因此，此种蚀刻工艺可以停止于在构造316a的区域中的氧化层314上，并在构造316b的区域中继续蚀刻。此种选择性也允许对沟槽负荷的更多控制。
请参阅图21所示，执行一挖沟步骤与图案化薄膜325的移除。半导体装置300包括在对应于构造316a的区域中的沟槽334以及在对应于构造316b的区域中的沟槽344。在间隙326中，存在有一个对应于沟槽344的深度的沟槽。
图11及图18至图21所说明的工艺并不需要额外的光刻工艺以单独地遮蔽构造316a或316b。因此，可在原处执行沟槽334及344的蚀刻，而抑制了可能导致应力裂痕及断裂的尖锐不连续性。此外，在间隙326中的沟槽的深度是深的，以在构造316a及316b之间提供改良的隔离。
图22是半导体装置300的俯视图，半导体装置300具有一个密集构造316a的区域(例如一阵列区域)，及一个围绕密集构造316a的区域的较不密集构造316b的区域(例如一周边区域)。图11至图20的侧剖面图对应至一切割线，例如切割线A-A。
图23是显示半导体装置300的侧剖面图，其是沿着切割线B-B在区域400中如在图12至图20中地被处理。切割线B-B沿着在密集构造16a之间的沟槽334。因此，一构造316a的一侧轮廓会被看见。深度420对应到沟槽334的深度。在构造316a与构造316b之间的间隙326包括一沟槽，其深度422对应于沟槽344的深度。
因为沟槽334及344是被相同的蚀刻工艺蚀刻，且不存在有一遮罩层来在沟槽344的蚀刻期间覆盖沟槽334，在阵列末端的沟槽334与沟槽344之间的转变424是平坦的。亦即，侧壁是在蚀刻期间露出，且某些材料是在不同沟槽的深度之间的界限被移除。
在某些实施例中，在沟槽334与沟槽344之间的转变的侧壁的角度426是在105与170之间。相比较于在一种例如显示于图9的突然转变中被发现的靠近90度的角度，此种和缓的转变减少了形成应力裂痕及断裂的风险。
图24是显示如在图12至图20被处理的半导体装置300的俯视图。类似于以上相关于侧壁的角度的讨论，在沟槽334及344的组合蚀刻期间的侧壁的暴露可能导致在沟槽之间的边界430(换言之，蚀刻前头)向内部移动朝向构造316a的中间。边界430可具有一凹状形状，例如是一凹部，其在某些实施例中向内部地偏转朝向构造316a。在其他实施例中，边界的凹部可以是V形，而V形的中央部分向内部地延伸朝向构造316a的中间。
所说明工艺的示范益处包括：由于减少或消除供STI形成用的额外的光刻步骤而降低了复杂性；提供一自对准STI工艺；以及藉由抑制由于沟槽负荷所导致的应力裂痕及断裂来改善可靠度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1.一种半导体装置，其特征在于其包括：
基板；以及
多个第一堆叠构造与多个第二堆叠构造，配置于该基板上方，该些第一堆叠构造比该些第二堆叠构造被配置得更密集，而该些第一堆叠构造与该些第二堆叠构造是由一间隙所分离，
其中，
该基板包括：第一沟槽，在该些第一堆叠构造之间；第二沟槽，在该些第二堆叠构造之间；及第三沟槽，在该间隙中，并且
该第一沟槽的深度小于该第三沟槽的深度。
2.根据权利要求1所述的半导体装置，其特征在于其中该第二沟槽的深度与该第三沟槽的深度相同。
3.根据权利要求1所述的半导体装置，其特征在于其中该第一沟槽的深度小于该第二沟槽的深度。
4.根据权利要求1所述的半导体装置，其特征在于其中该第一沟槽的最大深度小于该第三沟槽的最大深度。
5.根据权利要求1所述的半导体装置，其特征在于其中该第三沟槽的一底部在相邻于该些第一堆叠构造的其中一个的该第三沟槽的一第一侧壁与相邻于该些第二堆叠构造的其中一个的该第三沟槽的一第二侧壁之间是连续的。
6.根据权利要求1所述的半导体装置，其特征在于其还包括：
一侧壁，在该第一沟槽的一部分与该第三沟槽的一部分之间，其中
该侧壁与该第三沟槽的底部形成一角度，且
该角度并非是90度。
7.根据权利要6所述的半导体装置，其特征在于其中该角度是在105度与170度之间。
8.根据权利要求1所述的半导体装置，其特征在于其中该些第一堆叠构造被定义于一记忆体装置的一阵列区域中，而该些第二堆叠构造被定义于该记忆体装置的一周边区域中。
9.根据权利要求1所述的半导体装置，其特征在于其还包括：
一边界，在该第一沟槽的一部分与该第三沟槽的一部分之间，其中
该边界是凹向内至一位于该些第一堆叠构造之间的该些第一堆叠构造的一中间区域，以形成一凹部。
10.根据权利要求9所述的半导体装置，其特征在于其中该凹部是凹状偏转向内部至该些第一堆叠构造的该中间区域。
11.根据权利要求9所述的半导体装置，其特征在于其中该凹部呈现V形，而该V形的一中央部分向内部地延伸朝向该些第一堆叠构造的该中间区域。
12.一种半导体装置的制造方法，其特征在于其包括以下步骤：
提供一基板；
形成多个堆叠构造于该基板上，该些堆叠构造的一部分被定义为一阵列区域，而该些堆叠构造的另一部分被定义为一周边区域；以及
形成多个沟槽，该些沟槽包括多数个位于该阵列区域中的第一沟槽、多个位于该周边区域中的第二沟槽以及至少一个位于在该阵列区域与该周边区域之间的介面中的第三沟槽，其中该些第二沟槽与该第三沟槽比该些第一沟槽深。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于其中形成该些堆叠构造的步骤包括：提供一止挡层在该阵列区域中的该些堆叠构造之间。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于其中该止挡层为一氮化硅层。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于其中形成该些沟槽的步骤包括：利用一选择性蚀刻来蚀刻该半导体装置。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于其中该选择性蚀刻是与该止挡层比较而言针对在该止挡层之下的一层具有选择性。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于其中在该止挡层之下的该层为多晶硅，该止挡层是氮化硅，而该该选择性蚀刻的蚀刻剂是对氮化硅与多晶硅具有选择性。
18.根据权利要求15所述的半导体装置的制造方法，其特征在于其中该选择性蚀刻的蚀刻剂包括四氟化碳、三氟甲烷、溴化氢及氮气。
19.根据权利要求15所述的半导体装置的制造方法，其特征在于其中该选择性蚀刻的蚀刻剂包括氯、溴化氢及氦氧混合物。
20.根据权利要求15所述的半导体装置的制造方法，其特征在于其中该选择性蚀刻的蚀刻剂包括四氟化碳、三氟甲烷及溴化氢。
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