TWI487064B - 淺溝槽隔離構造及製造方法 - Google Patents

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TWI487064B
TWI487064B TW102101060A TW102101060A TWI487064B TW I487064 B TWI487064 B TW I487064B TW 102101060 A TW102101060 A TW 102101060A TW 102101060 A TW102101060 A TW 102101060A TW I487064 B TWI487064 B TW I487064B
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Ming Tsung Wu
Shih Ping Hong
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Macronix Int Co Ltd
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淺溝槽隔離構造及製造方法
本申請案是有關於半導體裝置，且包括用於改善溝槽隔離構造之方法及設備。
用於製造可靠積體電路之重要能力係為隔離構造。一種用於隔離構造之方式是設置一溝槽(有時被稱為淺溝槽隔離(STI))在它們之間。隨著半導體構造之尺寸縮小及密度增加，將常會有在一密集區域及一較不密集區域之間之邊界，譬如在一記憶體裝置中之一陣列區域及一周邊區域之間。在密集區域(例如陣列區域)中與較不密集區域(例如周邊)之隔離用溝槽深度常是不同的。此乃由於關於裝置之構造實施樣態及性能實施樣態之數個因子。陣列區域之深寬比係隨著構造尺寸減少而增加。亦即，構造之高度與構造之寬度之比率增加。如果在陣列區域中之溝槽深度太深，則在此陣列中之構造之構造完整性可能被包括以導致減少之裝置可靠度。此外，與陣列區域比較而言，較高電壓信號常常使用於周邊區域，導致在周邊區域中需要較深的隔離用溝槽，以供良好隔離特徵用。
於一裝置之不同區域中提供不同的溝槽深度是需要多數製程步驟之複雜製程。此外，於一個在具有較淺溝槽之區域及具有較深溝槽之區域之間之界限，既存技術提供一種尖銳不連續性，導致不被期望的高溝槽負荷。高溝槽負荷可能導致應力性斷裂及裂痕，其負面地影響裝置性能。
於一實施例中，一種半導體裝置包括一基板，以及 配置於基板上方之複數個第一堆疊構造與複數個第二堆疊構造。複數個第一堆疊構造係比複數個第二堆疊構造配置得更密集。複數個第一堆疊構造與複數個第二堆疊構造係由一間隙所分離。基板包括一個在第一堆疊構造之間之第一溝槽、一個在第二堆疊構造之間之第二溝槽以及一個在間隙中之第三溝槽。第一溝槽深度小於第三溝槽深度。
於另一實施例中，一種半導體裝置之製造方法包括：提供一基板；形成複數個堆疊構造於基板上，堆疊構造之一部分被定義為一陣列區域，堆疊構造之另一部分被定義為一周邊區域；及形成複數個溝槽，其包括於陣列區域中之複數個第一溝槽，於周邊區域中之複數個第二溝槽，以及於陣列區域與周邊區域之間之介面之至少一第三溝槽。第二溝槽與第三溝槽係比第一溝槽深。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
A、B‧‧‧切割線
10、300‧‧‧半導體裝置
12、312‧‧‧基板
14、24、314、324‧‧‧介電層
16、16a、16b、316、316a、316b‧‧‧構造
18、318‧‧‧多晶矽層
20、320‧‧‧緩衝介電層
22、322‧‧‧薄膜
26、326‧‧‧間隙
30、40、130、140‧‧‧遮罩
32、42、132、142、430‧‧‧邊界
34、44、334、344‧‧‧溝槽
50、52‧‧‧部分
54‧‧‧突然轉變
200、400‧‧‧區域
220、222、420、422‧‧‧深度
325‧‧‧圖案化薄膜
424‧‧‧轉變
426‧‧‧角度
第1圖係為一示範半導體裝置之側剖面圖。
第2圖係為一示範半導體裝置之側剖面圖。
第3圖係為一示範半導體裝置之側剖面圖。
第4圖係為一示範半導體裝置之側剖面圖。
第5圖係為一示範半導體裝置之側剖面圖。
第6圖係為一示範半導體裝置之側剖面圖。
第7圖係為一示範半導體裝置之側剖面圖。
第8圖係為一示範半導體裝置之俯視圖。
第9圖係為一示範半導體裝置之側剖面圖。
第10圖係為一示範半導體裝置之側剖面圖。
第11圖係為一示範半導體裝置之側剖面圖。
第12圖係為一示範半導體裝置之側剖面圖。
第13圖係為一示範半導體裝置之側剖面圖。
第14圖係為一示範半導體裝置之側剖面圖。
第15圖係為一示範半導體裝置之側剖面圖。
第16圖係為一示範半導體裝置之側剖面圖。
第17圖係為一示範半導體裝置之側剖面圖。
第18圖係為一示範半導體裝置之側剖面圖。
第19圖係為一示範半導體裝置之側剖面圖。
第20圖係為一示範半導體裝置之側剖面圖。
第21圖係為一示範半導體裝置之側剖面圖。
第22圖係為一示範半導體裝置之俯視圖。
第23圖係為一示範半導體裝置之側剖面圖。
第24圖係為一示範半導體裝置之側剖面圖。
參見第1圖，一種半導體裝置10包括一基板12及一位於基板12上方之介電層14。基板12可以是一矽基板。介電層14可以是一氧化層。構造16a及16b係形成於介電層14上方。構造16包括一多晶矽層18、一緩衝介電層20、一薄膜22及一介電層24。緩衝介電層20可以是一氧化層；薄膜22可以是一氮化矽(SiN)層；而介電層24可以是一種氧化物。構造16a係比構造16b更密集地形成。舉例而言，構造16a可以是一記憶體裝置之一陣列區域，而構造16b可以位於記憶體裝置之一周邊區域。構造16a及16b相鄰並由一間隙26分離。於某些實施例中，在構造16a之區域中之介電層14之厚度可以不同於在構造16b之區域 中之介電層14之厚度。
參見第2圖，一遮罩30係塗敷至顯示於第1圖之半導體裝置10，並被圖案化以覆蓋構造16b及露出構造16a。一個在被遮蔽部分及未被遮蔽之部分之間之邊界32係位於間隙26中。一蝕刻製程係被執行以形成溝槽34進入基板12中。蝕刻製程可以是一種非等向性蝕刻，且可以從構造16a中之介電層24移除某些材料。
參見第3圖，遮罩30被移除，而遮罩40被塗敷並被圖案化以覆蓋構造16a及露出構造16b。一個在被遮蔽部分及未被遮蔽之部分之間之邊界42係位於間隙26中，幾乎位於與顯示於第2圖之邊界32相同的位置。一蝕刻製程係被執行以形成溝槽44進入基板12中。蝕刻製程可以是一種非等向性蝕刻，且可以從構造16b中之介電層24移除某些材料。
參見第4圖，遮罩40被移除。半導體裝置10包括在對應於構造16a之區域中之溝槽34，以及在對應於構造16b之區域中之溝槽44。於間隙26中，存在有一溝槽，其具有一個對應於溝槽34之深度之部分50及一個對應於溝槽44之深度之部分52。在對應於溝槽34之淺深度與對應於溝槽44之較深深度之間之突然轉變(abrupt transition)54導致高溝槽負荷，其可能導致應力裂痕及斷裂及較差裝置性能。此外，此種方法需要至少兩個光罩塗敷及圖案化步驟，以在構造16a之間及在構造16b之間提供不同的溝槽深度。
參見第5圖，一遮罩130係被塗敷至顯示於第1圖之半導體裝置10，且被圖案化以覆蓋構造16b及露出構造16a。一個在被遮蔽部分及未被遮蔽之部分之間之邊界132係位於橫越過間隙26而與構造16a相鄰之構造16b。一蝕刻製程係被執行以形成溝槽34進入基板12。蝕刻製程可以是非等向性蝕刻且可能從構造16a中之介電層24移除某些材料。因為間隙26並非由遮罩130所覆蓋，所以一溝槽係於一個對應於構造16a之密集區域 之深度形成於寬廣間隙26中。
參見第6圖，遮罩130係被移除而遮罩140係被塗敷及圖案化以覆蓋構造16a及露出構造16b。一個在被遮蔽部分及未被遮蔽之部分之間之邊界142係位於橫越過間隙26而與構造16a相鄰的構造16b上，幾乎在與顯示於第5圖之邊界132相同的位置。遮罩140覆蓋間隙26。一蝕刻製程係被執行以形成溝槽44進入基板12。蝕刻製程可以是非等向性蝕刻且可以從構造16b之介電層24移除某些材料。
參見第7圖，移除遮罩140。半導體裝置10包括在對應於構造16a之區域中之溝槽34以及在對應於構造16b之區域中之溝槽44。在間隙26中，存在有一溝槽，其深度是對應於在較密集構造16a之間之溝槽深度。在對應於在構造16a之間之溝槽深度之寬廣間隙26中之溝槽之淺深度(而非在構造16b之間之溝槽深度)是不利的，因其為較密集構造16a對於可能出現於較不密集構造16b中之較高電壓提供較差之絕緣。
在間隙26中之溝槽深度可能以DP1 表示。在構造16b之間之溝槽深度可能以DP2 表示。在構造16a之間之溝槽深度可能以Darray 表示。不同的深寬比及特徵密度可能導致不同的蝕刻速率(譬如在較小特徵尺寸之區域中之較慢蝕刻速度)於間隙26中之溝槽中與在構造16a之間之溝槽中。因此，DP1 可能不同於Darray 。然後，溝槽負荷可能被表示為：(1)DP1 -Darray ；(2)DP2 -Darray ；及(3)(DP2 -DP1 )/DP2 * 100%。方程式(3)最好是大於20%。亦即，其最好是供DP1 儘可能接近DP2 。
此外，此種方法需要至少兩個光罩塗敷及圖案化步驟，以於構造16a之間及於構造16b之間提供不同的溝槽深度。
第8圖為半導體裝置10之俯視圖，半導體裝置10具有一個密集構造16a之區域(例如一陣列區域)，及一個圍繞密集構造16a之區域之較不密集構造16b之區域(例如一周邊區域)。第1-7圖之剖面圖對應至切割線，例如切割線A。
第9圖顯示半導體裝置10之剖面圖，半導體裝置10沿著切割線B在區域200中如於第2-4圖中地被處理。切割線B沿著在密集構造16a之間之溝槽34。因此，一構造16a之一側輪廓會被看見。深度220對應到溝槽34之深度。在構造16a與構造16b之間之間隙26包括在對應於溝槽34之淺深度與對應於溝槽44之較深深度之間之突然轉變54。深度222對應到在較不密集構造16b之間之溝槽44之深度。
第10圖顯示半導體裝置10之剖面圖，半導體裝置10沿著切割線B在區域200中如於第5-7圖中地被處理。切割線B沿著在密集構造16a之間之溝槽34。因此，一構造16a之一側輪廓會被看見。深度220對應到溝槽34之深度。在構造16a與構造16b之間之間隙26具有一個對應至較密集構造16a之深度。深度222對應到在較不密集構造16b之間之溝槽44之深度。
參見第11圖，一種半導體裝置300包括一基板312、一位於基板312上方之介電層314，及一位於介電層314上方之多晶矽層318。基板312可以是一矽基板。介電層314可以是一氧化層。構造316a及316b係形成於介電層314上方。構造316包括一緩衝介電層320、一薄膜322、一介電層324及一圖案化薄膜325。緩衝介電層320可以是一氧化層；薄膜322可能是一氮化矽層；而介電層324可以是一氧化物。構造316a比構造316b更密集地形成。舉例而言，構造316a可以是一記憶體裝置之一陣列區域，而構造316b可以位於記憶體裝置之一周邊區域。構造316a及316b係相鄰且由一間隙326分離。所顯示的半導體裝置300僅為示範且亦可能是一NOR快閃記憶體、NROM(XtraROM)、遮罩唯讀記憶體、NAND記憶體、快閃記憶體、其他非揮發性記憶體、一般記憶體裝置、一般半導體裝置等。
除了設置於構造316a中以外，緩衝介電層320與薄膜322延伸在構造316a之間以覆蓋由構造316a所定義之區域。緩衝介電層320與薄膜322並未覆蓋間隙326。緩衝介電層320 與薄膜322可在堆疊構造316a及316b之形成期間依此方式被圖案化。因此，緩衝介電層320與薄膜322係自我對正且需要一些(如果有的話)額外製造步驟。
參見第12圖，於顯示於第11圖之半導體裝置300上執行一蝕刻製程。蝕刻製程是一種選擇性蝕刻，其表現對於多晶矽層318勝過薄膜322之選擇性。舉例而言，如果薄膜322是一氮化矽層，則蝕刻劑可能是四氟化碳(CF4 )/三氟甲烷(CHF3 )/溴化氫(HBr)/氮氣(N2 )配方。此種配方具有對於多晶矽勝過氮化矽之高選擇性，可作為止擋層(Barrier Layer)。雖然在蝕刻製程中可能有薄膜322之某些或完全損失，但是蝕刻之選擇性在構造316b與間隙326之區域(不包括在構造之間或在間隙中之薄膜322)提供更顯著的蝕刻，以減緩/停止蝕刻製程。因此，蝕刻製程在構造316b之區域及間隙326中提供溝槽344之形成。
參見第13圖，於顯示於第12圖之半導體裝置300上執行一蝕刻製程。蝕刻製程可能是一種非選擇性蝕刻以蝕穿多晶矽層318、介電層314及蝕刻進入在構造316a之間之基板312，以開始形成溝槽334。在間隙326及在構造316b之間之溝槽344係於基板312中藉由蝕刻製程而被深化。蝕刻製程可能一種四氟化碳/三氟甲烷/氮氣蝕刻。
參見第14圖，執行一挖溝步驟與圖案化薄膜325之移除。半導體裝置300包括在對應於構造316a之區域中之溝槽334及在對應於構造316b之區域中之溝槽344。於間隙326中，存在有一個對應於溝槽344之深度之溝槽。
第11-14圖所說明之製程並不需要額外光刻製程以單獨地遮蔽構造316a及316b。因此，可在原處執行溝槽334及344之蝕刻，而抑制可能導致應力裂痕及斷裂之尖銳不連續性。此外，在間隙326中之溝槽深度是深的，以提供在構造316a及316b之間之改良式隔離。
參見第15圖，於顯示於第11圖之半導體裝置300 上執行一蝕刻製程。蝕刻製程是一種選擇性蝕刻，其表現對於多晶矽層318勝過薄膜322之選擇性。舉例而言，如果薄膜322是氮化矽層，則蝕刻劑可能是一種四氟化碳/三氟甲烷/溴化氫(HBr)配方。此種配方具有對於多晶矽勝過氮化矽之高選擇性。蝕刻之選擇性在構造316b與間隙326之區域(不包括在構造之間或在間隙中之薄膜322)提供更顯著的蝕刻，以減緩/停止蝕刻製程。因此，蝕刻製程在構造316b之區域及間隙326中提供溝槽344之形成。蝕刻製程亦可能表現對抗介電層314(例如氧化層)之選擇性，以使在構造316b之間及在形成溝槽344之間隙326中之蝕刻中止於介電層314。在蝕刻製程中可能有薄膜322之某些損失，雖然如果對抗薄膜322與介電層314之選擇性是足夠高，但是在構造316a之間之多晶矽層318可能最低限度地被蝕刻或一點也不會被蝕刻。
參見第16圖，於顯示於第15圖之半導體裝置300上執行一蝕刻製程。蝕刻製程可能是一種非選擇性蝕刻，用以蝕穿在構造316a之間之多晶矽層318，以開始形成溝槽334。在對應於第15圖(例如，氯(Cl2 )/溴化氫/氦氧混合物(He-O2 ))之製程中，蝕刻製程亦可能是蝕刻製程之延續。亦即，蝕刻可能繼續緩慢地通過薄膜322及快速地通過多晶矽層318，藉以建立較深溝槽在構造316b之間，而非在構造316a之間。於某些實施例中，利用露出在構造316a之間之介電層314以及開始延伸進入基板312之溝槽344來停止(擋止)蝕刻。
參見第17圖，執行一挖溝步驟與圖案化薄膜325之移除。半導體裝置300包括在對應於構造316a之區域中及在對應於構造316b之區域中之溝槽344之溝槽334。於間隙326中，存在有一個對應於溝槽344之深度之溝槽。
第11及15-17圖所說明之製程並不需要額外光刻製程以單獨地遮蔽構造316a及316b。因此，可在原處執行溝槽334及344之蝕刻，而抑制了可能導致應力裂痕及斷裂之尖銳不連續 性。此外，在間隙326中之溝槽深度是深的，以在構造316a及316b之間提供改良之隔離。
參見第18圖，於顯示於第11圖之半導體裝置300上執行一蝕刻製程。蝕刻製程是一種選擇性蝕刻，其表現對於多晶矽層318勝過薄膜322之選擇性。舉例而言，如果薄膜322是氮化矽層，則蝕刻劑可能是一種氯/溴化氫/氦氧混合物配方。此種配方具有對於多晶矽勝過氮化矽之高選擇性。蝕刻之選擇性在構造316b與間隙326之區域(不包括在構造之間或在間隙中之薄膜322)提供更顯著的蝕刻，以減緩/停止蝕刻製程。因此，蝕刻製程在構造316b之區域及間隙326中提供溝槽344之形成。
參見第19圖，於顯示於第18圖之半導體裝置300上執行一蝕刻製程。蝕刻製程可能是一種非選擇性蝕刻，例如四氟化碳/三氟甲烷/氮氣，用以蝕刻進入在構造316a之間之多晶矽層318及進入在構造316b之間之基板312。氟化碳/三氟甲烷/氮氣蝕刻可能於一個或多個步驟中被提供。於某些實施例中，兩個氟化碳/三氟甲烷/氮氣蝕刻步驟係相繼地被執行。提供兩個(或更多)蝕刻步驟允許於一第一步驟使用一較低壓力(例如20-60mt)，並於一第二步驟使用一較高壓力(例如60-90mt)以提供一更垂直之多晶矽輪廓。
參見第20圖，執行一蝕刻製程(例如溴化氫/氦氣(He)/氦氧混合物蝕刻)以蝕穿在構造316a之間之多晶矽層318以及蝕刻進入在構造316b之間之基板312。溴化氫/氦氣/氦氧混合物蝕刻提供對多晶矽勝過氧化層之高選擇性，特別是於一高壓條件下。因此，此種蝕刻製程可能停止於在構造316a之區域中之氧化層上，並於構造316b之區域中繼續蝕刻。此種選擇性亦允許溝槽負荷之更多控制。
參見第21圖，執行一挖溝步驟與圖案化薄膜325之移除。半導體裝置300包括在對應於構造316a之區域中之溝槽334以及在對應於構造316b之區域中之溝槽344。於間隙326中， 存在有一個對應於溝槽344之深度之溝槽。
第11及18-21圖所說明之製程並不需要額外光刻製程以單獨地遮蔽構造316a及316b。因此，可在原處執行溝槽334及344之蝕刻，而抑制可能導致應力裂痕及斷裂之尖銳不連續性。此外，在間隙326中之溝槽深度是深的，以提供在構造316a及316b之間之改良之隔離。
第22圖係為半導體裝置300之俯視圖，半導體裝置300具有一個密集構造316a之區域(例如一陣列區域)，及一個圍繞密集構造316a之區域之較不密集構造316b之區域(例如一周邊區域)。第11-20圖之剖面圖對應至一切割線，例如切割線A。
第23圖顯示半導體裝置300之剖面圖，其係沿著切割線B在區域400中如於第12-20圖中地被處理。切割線B沿著在密集構造16a之間之溝槽334。因此，一構造316a之一側輪廓會被看見。深度420對應到溝槽334之深度。在構造316a與構造316b之間之間隙326包括一溝槽，其深度422對應於溝槽344之深度。
因為溝槽334及344係被相同的蝕刻製程蝕刻，且不存在有一遮罩層來在溝槽344之蝕刻期間覆蓋溝槽334，於陣列末端之在溝槽334與溝槽344之間之轉變424是平坦的。亦即，側壁是在蝕刻期間露出，且某些材料係於在不同溝槽深度之間之界限被移除。
於某些實施例中，在溝槽334與溝槽344之間之轉變之側壁之角度426係在105與170之間。相較於在一種例如顯示於第9圖之突然轉變中被發現之靠近90度角度，此種和緩的轉變減少了形成應力裂痕及斷裂之風險。
第24圖顯示如於第12-20圖被處理之半導體裝置300之俯視圖。類似於以上相關於側壁之角度之討論，在溝槽334及344之組合蝕刻期間之側壁之暴露可能導致在溝槽之間之邊界430(換言之，蝕刻前頭)向內部移動朝向構造316a之中間。邊界 430可具有一凹狀形狀，例如是一凹部，其於於某些實施例中向內部地偏轉朝向構造316a。於其他實施例中，邊界之凹部可能是V形，而V形之中央部分向內部地延伸朝向構造316a之中間。
所說明製程之示範益處包括：由於減少或消除供STI形成用之額外光刻步驟而降低複雜性；提供一自對準STI製程；以及藉由抑制由於溝槽負荷所導致之應力裂痕及斷裂來改善可靠度。
雖然以上已經依據所揭露的原理說明各種實施例，但是吾人應理解到它們是以示範而非限制的方式被呈現。因此，本發明之寬闊度及範疇不應受限制於任何一個上述示範實施例，而是應只依據從此揭露書發佈之申請專利範圍及其等效設計來定義。再者，上述優點及特徵係提供於所說明之實施例中，但不應限制這種發佈的申請專利範圍之應用至達成任何或所有的上述優點優點之製程及構造。
此外，於此之章節標題之提供是符合美國專利施行細則(37 C.F.R.1.77)之提議，或以其他方式提供組織線索。這些標題不應將陳述於從此揭露書發佈之任何申請專利範圍之本發明作極限或特徵化。詳細及舉例而言，在"習知技術"之技術說明並未被解釋為承認此技術是於此揭露書中之任何發明之習知技術。"發明內容"也不應被考量為提出於發佈的申請專利範圍之本發明之特性記述。再者，於此揭露書中之以單數呈現之對"發明"之任何參考不應用於爭論於此揭露書中只有單點之新穎性。依據從此揭露書發佈之多重申請專利範圍之限制，可能提出多重發明，而這些申請專利範圍因此定義出本發明及其等效設計，藉以獲得保護。於所有實例中，這些申請專利範圍之範疇應該依據此揭露書針對它們自己的優點受到考量，但不應被提出於此之標題所限制住。
10‧‧‧半導體裝置
12‧‧‧基板
14、24‧‧‧介電層
16a、16b‧‧‧構造
18‧‧‧多晶矽層
20‧‧‧緩衝介電層
22‧‧‧薄膜
26‧‧‧間隙

Claims (21)

  1. 一種半導體裝置，包括：一基板；及複數個第一堆疊構造與複數個第二堆疊構造，配置於該基板上方，該些第一堆疊構造比該些第二堆疊構造被配置得更密集，而該些第一堆疊構造與該些第二堆疊構造係由一間隙所分離，其中，該基板包括：一第一溝槽，在該些第一堆疊構造之間；一第二溝槽，在該些第二堆疊構造之間；及一第三溝槽，於該間隙中，及該第一溝槽之一深度小於該第三溝槽之一深度；及一邊界，在該第一溝槽之一部分與該第三溝槽之一部分之間，其中該邊界係凹向內至一位於該些第一堆疊構造之間之該些第一堆疊構造之一中間區域，以形成一凹部。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第二溝槽之一深度與該第三溝槽之深度實質相同。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝槽之一深度小於該第二溝槽之一深度。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝槽之一最大深度小於該第三溝槽之一最大深度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第三溝槽之一底部在相鄰於該些第一堆疊構造之其中一個的該第三溝槽之一第一側壁與相鄰於該些第二堆疊構造之其中一個的該第三溝槽之一第二側壁之間是連續的。
  6. 如申請專利範圍第1項所述之半導體裝置，更包括：一側壁，在該第一溝槽之一部分與該第三溝槽之一部分之間，其中該側壁與該溝槽之該底部形成一角度，且該角度並非是90度。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該角度 係在105度與170度之間。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該些第一堆疊構造係被定義於一記憶體裝置之一陣列區域中，而該些第二堆疊構造係被定義於該記憶體裝置之一周邊區域中。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該些第二堆疊構造係圍繞該些第一堆疊構造，且該些第二堆疊構造係設置並鄰近於該些第一堆疊構造之互相垂直之兩側面。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該凹部係凹狀偏轉向內部至該些第一堆疊構造之該中間區域。
  11. 如申請專利範圍第1項所述之半導體裝置，其中該凹部呈現V形，而該V形之一中央部分向內部地延伸朝向該些第一堆疊構造之該中間區域。
  12. 一種半導體裝置之製造方法，包括：提供一基板；形成複數個堆疊構造於該基板上，該些堆疊構造之一部分被定義為一陣列區域，而該些堆疊構造之另一部分被定義為一周邊區域，其中該陣列區域之該些堆疊構造比該周邊區域之該些堆疊構造更密集地形成；形成複數個溝槽，該些溝槽包括複數個位於在該陣列區域中之第一溝槽、複數個位於該周邊區域中之第二溝槽以及至少一個位於在該陣列區域與該周邊區域之間之介面中之第三溝槽，其中該些第二溝槽與該第三溝槽係比該些第一溝槽深；及形成一邊界在該第一溝槽之一部分與該第三溝槽之一部分之間，其中該邊界係凹向內至一位於該陣列區域之該些堆疊構造之一中間區域，以形成一凹部。
  13. 如申請專利範圍第12項所述之方法，其中形成該些堆疊構造之該步驟包括：提供一止擋層在該陣列區域中之該些堆疊構造之間。
  14. 如申請專利範圍第13項所述之方法，其中該止擋層係為一氮化矽(SiN)層。
  15. 如申請專利範圍第13項所述之方法，其中形成該些溝槽之該步驟包括：利用一選擇性蝕刻來蝕刻該半導體裝置。
  16. 如申請專利範圍第15項所述之方法，其中該選擇性蝕刻係與該止擋層比較而言針對在該止擋層之下之一層具有選擇性。
  17. 如申請專利範圍第16項所述之方法，其中在該止擋層之下之該層係為多晶矽，該止擋層係氮化矽，而該蝕刻劑係對氮化矽/多晶矽具有選擇性。
  18. 如申請專利範圍第15項所述之方法，其中該蝕刻劑包括四氟化碳(CF4 )、三氟甲烷(CHF3 )、溴化氫(HBr)及氮氣(N2 )。
  19. 如申請專利範圍第15項所述之方法，其中該蝕刻劑包括氯(Cl2 )、溴化氫及氦氧混合物(He-O2 )。
  20. 如申請專利範圍第15項所述之方法，其中該蝕刻劑包括四氟化碳、三氟甲烷及溴化氫。
  21. 如申請專利範圍第12項所述之方法，其中該周邊區域之該些堆疊構造係圍繞該陣列區域之該些堆疊構造，且該陣列區域之該些堆疊構造係設置並鄰近於該周邊區域之該些堆疊構造之互相垂直之兩側面。
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