KR20070069817A - 반도체 소자의 제조방법 - Google Patents

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KR20070069817A
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김석기
양진호
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주식회사 하이닉스반도체
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Abstract

본 발명은 폴리실리콘막의 언더컷을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 게이트절연막, 폴리실리콘막, 텅스텐막과 게이트하드마스크를 순차로 적층하는 단계, 상기 게이트하드마스크, 텅스텐막과 폴리실리콘막의 일부를 식각하여 게이트패턴을 형성하는 단계, 상기 게이트패턴 상에 스페이서용절연막을 형성하는 단계, 상기 스페이서용절연막을 식각하여 스페이서를 형성하는 단계, 상기 스페이서 아래의 상기 게이트배선막을 제1식각하는 단계, 상기 게이트배선막을 제2식각하는 단계, 상기 게이트패턴을 리옥시데이션하는 단계를 포함하고, 상기한 본 발명은 게이트패턴을 수직프로파일로 형성하여 플러그 자기정렬콘택 낫 오픈 패일 및 플러그 게이트간 쇼트 패일을 방지하여 소자특성 및 신뢰성을 향상시키는 효과가 있다.
게이트 재산화, 수직프로파일, 스페이서

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 TEM사진.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자분리막
13 : 게이트절연막 14c : 게이트배선막
15a : 게이트전극 16a : 게이트하드마스크
17a : 스페이서 18 : 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 게이트패턴 제조방법에 관한 것이다.
반도체 소자의 제조공정에서 일반적으로 게이트전극을 텅스텐실리사이드(Ｗsix)로 사용하고 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트패턴이 미세해지면서, 게이트의 두께(Gate Width)는 점점 작아지고, 이에 따른 게이트라인 저항(Word Line Rs)확보가 어려워졌다. 이로 인해, 게이트전극을 텅스텐실리사이드 대신 텅스텐(Ｗ)으로 사용하고 있다.
그러나, 텅스텐을 사용하는 게이트전극은 게이트 재산화(Gate Light Oxidation)진행 후, 이상산화가 발생할 수 있다. 이것은 LP-질화막 및 PE-질화막 하드마스크의 크랙부위로 산소가 침투한 것으로, 이를 해결하기 위해 현재 하드마스크의 크랙부위를 덮는 스페이서를 형성하는 공정을 실시하고 있다.
스페이서로 인해 텅스텐의 이상산화를 막을 수 있어서, 정션(Junction) 및 후속 SEG공정에 유리하고, 비트라인과 게이트라인간의 오버랩캐패시터(Overlap Capacitor)가 감소된다. 또한, 텅스텐과 게이트배선막으로 쓰이는 폴리실리콘간 디퓨전 배리어(Diffusion Barrier)선택비가 높아져 게이트재산화시 계면 산화막의 형성억제가 가능하고, 후속 게이트스페이서 형성시 고온 산화막(HTO, LPTEOS)의 형성이 가능하다.
그러나, 폴리실리콘의 일부를 식각 후 스페이서용 절연막를 형성하고, 스페이서용 절연막 형성후 게이트패턴과 게이트패턴사이의 바닥부에 형성된 스페이서용 절연막과 잔류하는 폴리실리콘을 풀식각(Full Etch)할때, 수직(Vertical)하고 스무스(smooth)한 게이트 프로파일의 형성이 매우 어려운 상황이며, 자기정렬콘택(Self Aligned Contact;SAC) 패일(fail)을 유발할 가능성이 있다. 특히, 스페이서용 절연막과 잔류하는 폴리실리콘을 한번에 식각하는 과도식각으로 인해 언더컷이 발생한다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 TEM사진이다.
도 1을 참조하면, 스페이서용 절연막과 잔류하는 폴리실리콘의 과도식각으로 인해 언더컷(100)이 발생한 것을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘막의 언더컷을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트절연막, 폴리실리콘막, 텅스텐막과 게이트하드마스크를 순차로 적층하는 단계, 상기 게이트하드마스크, 텅스텐막과 폴리실리콘막의 일부를 식각하여 게이트패턴을 형성하는 단계, 상기 게이트패턴 상에 스페이서용절연막을 형성하는 단계, 상기 스페이서용절연막을 식각하여 스페이서를 형성하는 단계, 상기 스페이 서 아래의 상기 게이트배선막을 제1식각하는 단계, 상기 게이트배선막을 제2식각하는 단계, 상기 게이트패턴을 리옥시데이션하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)은 활성영역을 정의하기 위한 것이다.
이를 위해, 반도체 기판(11)의 소정영역을 식각하여 트렌치를 형성한다. 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Nechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 반도체 기판(11) 상에 게이트절연막(13)을 형성한다.
이어서, 게이트절연막(13) 상에 폴리실리콘막(14), 텅스텐막(15)과 게이트하드마스크(16)를 순차로 적층하여 형성한다.
도 2b에 도시된 바와 같이, 게이트하드마스크(16), 텅스텐막(15)과 폴리실리콘막(14)의 일부를 식각하여 게이트패턴을 형성한다.
이를 위해, 도시되지는 않았지만 게이트하드마스크(16) 상에 감광막을 형성하고, 노광 및 현상하여 패터닝한다. 이어서, 감광막을 식각마스크로 게이트하드마 스크(16), 텅스텐막(15)과 폴리실리콘막(14)의 일부를 식각하여 게이트패턴을 형성한다.
이하, 게이트하드마스크(16)를 '게이트하드마스크(16a)', 텅스텐막(15)을 '텅스텐막(15a)', 폴리실리콘막(14)을 '폴리실리콘막(14a)', 게이트패턴을 '게이트패턴(14a, 15a, 16a)'라고 한다.
이어서, 게이트패턴(14a, 15a, 16a) 상에 스페이서용 절연막(17)을 형성한다. 여기서, 스페이서용 절연막(17)은 후속 게이트재산화 공정시 텅스텐막(15a)의 이상산화를 방지하기 위한 것으로, 질화막으로 형성할 수 있다.
도 2c에 도시된 바와 같이, 스페이서용 절연막(17)을 식각하여 게이트패턴(14a, 15a, 16a)의 측벽을 덮는 스페이서(17a)를 형성한다.
이를 위해, TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마에서 1mT∼10mT의 압력, 200Ｗ∼600Ｗ의 탑파워, 100Ｗ∼200Ｗ의 바이어스 파워를 인가하여 식각하고, 이방성 식각특성을 갖는 NFx, Nx 및 He의 혼합가스로 식각하되 NFx/Nx/He의 비율을 1:2:1의 비율로 혼합하여 플로우한다.
이로 인해, 게이트패턴(14a, 15a, 16a) 사이 바닥부에 스페이서용 절연막(17)과 게이트하드마스크(16a) 상에 형성된 스페이서용 절연막(17)이 제거되어, 게이트패턴(14a, 15a, 16a)의 측벽에만 스페이서(17a)가 잔류한다.
도 2d에 도시된 바와 같이, 폴리실리콘막(14a)을 슬로프 프로파일('Ｓ')을 갖도록 제1식각한다.
이를 위해, TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라 즈마에서 5mT∼15mT의 압력, 500Ｗ∼1000Ｗ의 탑파워, 1∼500Ｗ의 낮은 바이어스 파워를 인가하여 식각하고, Clx와 Nx의 혼합가스로 식각하되 Clx/Nx의 비율을 10:1로 혼합하여 플로우한다.
이로 인해, 게이트절연막(13) 상을 모두 덮고 있던 폴리실리콘막(14a)이 스페이서(17a)아래로 슬로프 프로파일('Ｓ')을 가지면서 잔류한다(14b).
이하, 슬로프 프로파일('Ｓ')을 갖는 폴리실리콘막(14a)을 '폴리실리콘막(14b)'라고 한다.
도 2e에 도시된 바와 같이, 폴리실리콘막(14b)을 수직 프로파일('Ｖ')을 갖도록 제2식각한다.
이를 위해, TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마에서 50mT∼100mT의 압력, 300Ｗ∼500Ｗ의 탑파워, 1∼300Ｗ의 바이어스 파워를 인가하여 식각하되, 하부 게이트절연막(13)과의 높은 선택비를 갖도록 HBr과 Ox의 혼합가스로 식각한다. 이때, HBr과 Ox는 50:1로 혼합하여 플로우한다.
이로 인해, 슬로프 프로파일을 갖던 폴리실리콘막(14b)이 수직 프로파일('Ｖ')을 가지면서 잔류한다(14c).
이하, 수직 프로파일('Ｖ')을 갖는 폴리실리콘막(14b)을 '폴리실리콘막(14c)'라고 한다.
도 2f에 도시된 바와 같이, 게이트 재산화를 실시하여 폴리실리콘막(14c)의 측벽 및 게이트절연막(13) 상에 산화막(18)을 형성한다.
이때, 스페이서(17a)로 인해 게이트하드마스크(16a)와 텅스텐막(15a)사이의 크랙부분에 산소가 침투하는 것을 방지하여 텅스텐막(15a)의 이상산화가 일어나지 않는다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 TEM사진이다.
도 3을 참조하면, 폴리실리콘막이 수직프로파일(200)을 갖고 형성된 것을 알 수 있다. 폴리실리콘막이 수직프로파일(200)을 가짐으로써, 자기정렬콘택 낫오픈 패일 및 게이트패턴간 쇼트 패일을 방지할 수 있다.
상기한 본 발명은 스페이서를 형성하여 게이트 재산화시 게이트하드마스크와 텅스텐막 사이의 크랙부분에 산소가 침투하여 텅스텐막이 이상산화하는 것을 막고, 스페이서용 절연막 및 잔류하는 폴리실리콘막의 식각을 3스텝으로 나누어 식각함으로써 폴리실리콘의 언더컷을 방지하고 수직프로파일을 형성함으로써, 자기정렬콘택 낫오픈 패일 및 게이트패턴간 쇼트 패일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 게이트패턴을 수직프로파일로 형성하여 플러그 자기정렬콘택 낫 오픈 패일 및 플러그 게이트간 쇼트 패일을 방지하여 소자특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (15)

  1. 반도체 기판 상에 게이트절연막, 폴리실리콘막, 텅스텐막과 게이트하드마스크를 순차로 적층하는 단계;
    상기 게이트하드마스크, 텅스텐막과 폴리실리콘막의 일부를 식각하여 게이트패턴을 형성하는 단계;
    상기 게이트패턴 상에 스페이서용절연막을 형성하는 단계;
    상기 스페이서용절연막을 식각하여 스페이서를 형성하는 단계;
    상기 스페이서 아래의 상기 게이트배선막을 제1식각하는 단계;
    상기 게이트배선막을 제2식각하는 단계; 및
    상기 게이트패턴을 리옥시데이션하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서용절연막의 식각은 TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서용절연막의 식각은 1mT∼10mT의 압력, 200Ｗ∼600Ｗ의 인가전력, 100Ｗ∼200Ｗ의 바이어스전압을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서용절연막의 식각은 이방성식각특성을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서용절연막의 식각은 NFx/Nx/He의 혼합가스로 실시하되, 1:2:1의 비율로 플로우하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 폴리실리콘막을 제1식각하는 단계는,
    상기 폴리실리콘막이 슬로프 프로파일을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 폴리실리콘막을 제1식각하는 단계는,
    TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 폴리실리콘막을 제1식각하는 단계는,
    5mT∼15mT의 압력, 500Ｗ∼1000Ｗ의 인가전력, 1Ｗ∼500Ｗ의 바이어스 전압을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 폴리실리콘막을 제1식각하는 단계는,
    Clx와 Nx의 혼합가스를 사용하여 실시하되, Clx/Nx의 비율을 10:1로 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 폴리실리콘막을 제2식각하는 단계는,
    상기 폴리실리콘막이 수직 프로파일을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 폴리실리콘막을 제2식각하는 단계는,
    TCP, ICP, DPS 또는 ECR 중에서 선택된 어느 하나의 고밀도 플라즈마에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 폴리실리콘막을 제2식각하는 단계는,
    50mT∼100mT의 압력, 300Ｗ∼500Ｗ의 탑파워, 1Ｗ∼300Ｗ의 바이어스 파워를 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 폴리실리콘막을 제2식각하는 단계는,
    상기 게이트절연막과의 고선택비를 갖는 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 게이트절연막과의 고선택비를 갖는 조건은,
    HBr과 Ox의 혼합가스를 사용하여 실시하되, HBr/Ox의 비율을 50:1로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1항 내지 제 14항에 있어서,
    상기 스페이서를 형성하는 단계, 상기 폴리실리콘막을 제1식각하는 단계와 제2식각하는 단계는 동일 챔버에서 인시튜로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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