KR20060007983A - 플래시 메모리 소자의 플로팅 게이트 형성방법 - Google Patents

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KR20060007983A
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Abstract

본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 본 발명은 플로팅 게이트용 폴리 실리콘막을 목표치 두께보다 두껍게 증착한 후 포토리소그래피 공정을 통해 슬로프(slope)를 갖도록 패터닝하고, 패터닝된 폴리 실리콘막을 에치백(etch back) 공정으로 원하는 높이로 식각하여 플로팅 게이트를 형성한다. 따라서, 본 발명에서는 플로팅 게이트의 목표치 임계치수(critical dimension)를 확보하면서 TAT(Turn Around Time)를 증가시키고 비용을 감소시켜 수율을 향상시킬 수 있다.
플래시 메모리 소자, STI, SA-STI, 플로팅 게이트, 슬로프, 임계치수, TAT

Description

플래시 메모리 소자의 플로팅 게이트 형성방법{A METHOD FOR FROMING A FLOATING GATE IN FLASH MEMORY DEVICE}
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 2a 내지 도 2c는 종래기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : 소자 분리막
12, 112 : 게이트 절연막
13, 113 : 폴리 실리콘막
14 : 희생 질화막
114 : 캡핑층
15, 115 : 포토레지스트 패턴
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히 플로팅 게이트의 임계치수를 확보하면서 TAT(Turn Around Time)를 증가시키고 비용을 감소시켜 수율을 향상시킬 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자(nonvolatile memory device)의 일종인 플래시(FLASH) 메모리 소자의 게이트 라인(gate line)은 게이트 절연막, 플로팅 게이트용 폴리 실리콘막, 유전체막 및 컨트롤 게이트용 폴리 실리콘막을 증착한 후 식각공정을 실시하여 형성하고 있다. 그러나, 반도체 소자가 점차적으로 고집적화되어 감에 따라 노광 공정의 한계로 인해 일정 스펙(spec) 이하의 라인을 형성하는데는 많은 어려움이 있다.
도 2a 내지 도 2c는 종래기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 2a 내지 도 2c에서 도시되고, 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 2a를 참조하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(11) 및 플로팅 게이트용 폴리 실리콘막(13)을 증착한 후 그 상부에 희생 질화막(14)을 증착한다.
도 2b를 참조하면, 희생 질화막(14) 상에 포토레지스트막(photoresist)을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(15)을 형성한다.
그런 다음, 포토레지스트 패턴(15)을 식각 마스크로 이용한 식각공정을 실시하여 희생 질화막(14)을 패터닝한다.
그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(15)을 제거한다.
도 2c를 참조하면, 패터닝된 희생 질화막(14)을 식각 마스크로 이용한 식각공정을 실시하여 플로팅 게이트용 폴리 실리콘막(13)을 패터닝하여 플로팅 게이트를 형성한다.
그러나, 상기와 같은 종래기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법은 다음과 같은 문제점이 있다. 첫째, 도 2b에 도시된 바와 같은 슬로프(slope)를 생성하면서 임계치수(Critical Dimension, CD)를 일정하게 확보하기가 어렵다. 둘째, 희생 질화막(14) 제거시 주로 H3PO4 등을 사용하여 습식식각을 하게 되는데 이 과정에서 플로팅 게이트에 손상을 주게 되어 소자 특성을 저하시킬 수 있다. 세째, 희생 질화막(14)에 대한 증착, 식각 및 제거공정 등의 불필요한 공정등이 추가되어 TAT(Turn Around Time)가 감소하고 비용이 증가하는 요인으로 작용한다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 플로팅 게이트의 임계치수를 확보하면서 TAT를 증가시키고 비용을 감소시켜 수율을 향상시킬 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 게이트 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 목표치 두께보다 두껍게 폴리 실리콘막을 증착하는 단계와, 포토리소그래피 공정을 이용하여 슬로프를 갖도록 상기 폴리 실리콘막을 식각하는 단계와, 상기 폴리 실리콘막을 목표치 두께로 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1a 내지 도 1c에서 도시되고, 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 1a를 참조하면, 소자 분리막(111)이 형성된 반도체 기판(110)이 제공된다. 여기서, 소자 분리막(111)은 STI(Shallow Trench Isolation) 공정으로 형성하거나, SASTI(Self Aligned STI) 공정으로 형성할 수도 있다. 여기서는, 설명의 편 의를 위해 STI 공정으로 진행하여 소자 분리막(111)을 형성한다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
그런 다음, 반도체 기판(110) 상에 게이트 절연막(112)을 형성한다. 여기서, 게이트 절연막(112)은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용하여 20분 내지 30분 간 어닐공정을 실시하여 60Å 내지 90Å의 두께로 형성할 수 있다.
그런 다음, 게이트 절연막(112) 상에 플로팅 게이트용 폴리 실리콘막(113)을 비교적 두껍게 증착한다. 도 2a에 도시된 종래기술에 따른 폴리 실리콘막(13)의 두께를 'T1'라 하고, 본 발명에서 폴리 실리콘막(113)의 두께를 'T3'라 할 때, 'T1<T3'가 되도록 한다. 여기서, 폴리 실리콘막(113)의 두께는 도 1c에서 식각되어 제거되는 두께를 고려하여 적절히 조정될 수 있다. 그리고, 폴리 실리콘막(113)은 그레인(grain) 크기(size)가 최소화되어 전계 집중을 방지할 수 있도록 400℃ 내지 600℃의 온도범위에서 0.1torr 내지 3torr의 낮은 압력으로 증착하는 것이 바람직하다.
이외에도, 폴리 실리콘막(113)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 증착하거나, 도핑 농도가 낮은 저농도 도프트(doped) 비정질 실리콘막으로 증착할 수 있다. 이 경우, 언도프트 비정질 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 가스를 이용하여 400℃ 내지 600℃의 온도 범위내에서 0.1torr 내지 3torr의 낮은 압력으로 증착할 수 있으며, 도프트 비정질 실리콘막은 LPCVD 방식으로 Si2H6와 PH3 가스를 이용하여 400℃ 내지 600℃의 온도 범위내에서 0.1torr 내지 3torr의 비교적 낮은 압력으로 증착할 수 있다.
그런 다음, 폴리 실리콘막(113)을 포함하는 전체 구조 상부에 캡핑층(capping layer, 114)을 증착할 수 있다. 이때, 캡핑층(114)은 질화막, 산화 질화막(SiON) 및 유기 저부 반사 방지막(organic bottom Antireflection film) 중 어느 하나로 비교적 얇게 형성하는 것이 바람직하다.
도 2b를 참조하면, 캡핑층(114)을 포함하는 전체 구조 상부에 포토레지스트막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(115)을 형성한다.
그런 다음, 포토레지스트 패턴(115)을 식각 마스크로 이용한 식각공정을 실시하여 캡핑층(114) 및 폴리 실리콘막(113)을 패터닝한다. 이때, 상기 식각공정시 슬로프(slope)를 주어 원하는 만큼의 상부(top) 및 저부(bottom) 임계치수를 확보하도록 하는 것이 바람직하다. 이러한 슬로프는 폴리 실리콘막(113)의 증착 두께 및 식각조건에 따라 제어할 수 있다. 즉, 식각공정시 가스, 압력, 파워(power) 등의 파라미터(parameter)를 조절할 경우 어렵지 않게 슬로프의 각도는 제어할 수 있다. 한편, 상기 식각공정은 에처(etcher)로서 RIE(Reactive Ion beam Etching), ME-RIE(Magnetically Enhanced RIE), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), 헬리콘(helicon) 등 그 플라즈마 타입에 관계 없이 모든 종류의 에처를 이용하여 HBr, Cl2, N2, BCl3, C2F 6, CHF3, CF4, C4F6, C5F6 ,및 C4F8 중 적어도 어느 하나의 가스를 이용한다.
그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴(115)을 제거한다. 이 과정에서 캡핑층(114) 또한 제거된다. 그러나, 이 과정에서 제거되지 않고 잔존하는 캡핑층(114)은 DHF(Diluted HF) 또는 BOE(Buffer Oxide Etchant) 용액을 이용한 세정공정을 실시하여 제거할 수 있다.
도 1c를 참조하면, 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 원하는 높이로 폴리 실리콘막(113)을 식각하여 플로팅 게이트를 형성한다. 이때, 형성되는 플로팅 게이트의 높이(T3)는 도 2c에 도시된 플로팅 게이트의 높이(T2)와 같거나, 조금 높을 수 있다. 이는 종래기술에서 희생 질화막(도 2b '14'참조)을 제거하기 위한 식각공정시 플로팅 게이트에 손실이 발생되기 때문이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 종래기술에서와 같이 희생 질화막을 제거하기 위한 식각공정(H3PO4 사용)시 플로팅 게이트가 노출되어 발생하는 폴리 물성 저하를 방지시켜 수율을 향상시킬 수 있다.
또한, 종래기술에서는 희생 질화막 식각공정시 과도한 슬로프 발생으로 인하여 공정 관리상의 어려움이 발생될 수 있으나, 본 발명에서는 폴리 실리콘막을 두껍게 형성한 후 식각공정을 실시함에 따라 수직 식각이 가능하므로 임계치수 제어가 용이하다.
또한, 본 발명에서는 희생 질화막을 적용하지 않기 때문에 종래기술에 비해 희생 질화막 증착, 식각 및 제거 공정 등을 스킵(skip)할 수 있어 TAT(Turn Around Time) 증가 및 비용을 감소시킬 수 있다.

Claims (4)

  1. (a) 게이트 절연막이 형성된 반도체 기판이 제공되는 단계;
    (b) 상기 반도체 기판 상에 목표치 두께보다 두껍게 폴리 실리콘막을 증착하는 단계;
    (c) 포토리소그래피 공정을 이용하여 슬로프를 갖도록 상기 폴리 실리콘막을 식각하는 단계; 및
    (d) 상기 폴리 실리콘막을 목표치 두께로 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계는 에치백 또는 CMP 공정을 실시되는 플래시 메모리 소자의 플로팅 게이트 형성방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계와 상기 (c) 단계 사이에, 상기 폴리 실리콘막 상부에 캡핑층을 증착하는 단계를 더 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
  4. 제 3 항에 있어서,
    상기 캡핑층은 질화막, 산화 질화막 및 유기 저부 반사 방지막 중으로 어느 하나로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
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