JP4629400B2 - スプリットゲート型半導体メモリ素子の製造方法 - Google Patents
スプリットゲート型半導体メモリ素子の製造方法 Download PDFInfo
- Publication number
- JP4629400B2 JP4629400B2 JP2004304408A JP2004304408A JP4629400B2 JP 4629400 B2 JP4629400 B2 JP 4629400B2 JP 2004304408 A JP2004304408 A JP 2004304408A JP 2004304408 A JP2004304408 A JP 2004304408A JP 4629400 B2 JP4629400 B2 JP 4629400B2
- Authority
- JP
- Japan
- Prior art keywords
- mask pattern
- oxide film
- gate
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000010410 layer Substances 0.000 claims description 47
- 238000007667 floating Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 4
- 239000007789 gas Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 201000010384 renal tubular acidosis Diseases 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は、スプリットゲート型半導体メモリ素子の製造方法に係り、より詳細には制御ゲートを自己整合的に形成するスプリットゲート型不揮発性半導体メモリ素子の製造方法に関する。
不揮発性半導体メモリ素子は、電気的にデータの消去／保存が可能であり、かつ電源が供給されなくてもデータの保存ができるので、移動通信システム、メモリカードなどを含む多様な分野においてその応用が増加しつつある。不揮発性半導体メモリ素子を構成するトランジスタは、浮遊ゲート、絶縁膜及び制御ゲートが積層されているゲート構造物を含むスタックゲートトランジスタであるか、スプリットゲート構造物を含むスプリットゲートトランジスタでありうる。
図１は、従来のスプリットゲートトランジスタを有する不揮発性半導体メモリ素子(以下、スプリットゲート型メモリ素子）の断面図である。
図１を参照すれば、従来のスプリットゲート型メモリ素子では、半導体基板１０の所定領域にソース領域１５が形成され、ソース領域１５の両側に隣接した半導体基板１０上に一対の浮遊ゲート２０が配置されている。浮遊ゲート２０の上面はゲート間酸化膜２５により覆われている。浮遊ゲート２０のソース領域１５の反対側壁はそれぞれ制御ゲート３０で覆われる。制御ゲート３０は、浮遊ゲート２０側壁から延びて、一方向ではゲート間酸化膜２５の上面を覆っており、他の方向では浮遊ゲート２０のソース領域１５の反対側に隣接した半導体基板１０の一部を覆う。制御ゲート３０に隣接した半導体基板１０内にはドレイン領域３５が配置されている。ドレイン領域３５は、制御ゲート３０の下部に一部重複する。浮遊ゲート２０及び半導体基板１０の間にゲート絶縁膜４０が形成され、制御ゲート３０と半導体基板１０との間には浮遊ゲート２０の下部から拡張されたゲート絶縁膜４０と、浮遊ゲート２０の側壁から拡張されたトンネル絶縁膜４５とが重複している。
図１を参照すれば、従来のスプリットゲート型メモリ素子では、半導体基板１０の所定領域にソース領域１５が形成され、ソース領域１５の両側に隣接した半導体基板１０上に一対の浮遊ゲート２０が配置されている。浮遊ゲート２０の上面はゲート間酸化膜２５により覆われている。浮遊ゲート２０のソース領域１５の反対側壁はそれぞれ制御ゲート３０で覆われる。制御ゲート３０は、浮遊ゲート２０側壁から延びて、一方向ではゲート間酸化膜２５の上面を覆っており、他の方向では浮遊ゲート２０のソース領域１５の反対側に隣接した半導体基板１０の一部を覆う。制御ゲート３０に隣接した半導体基板１０内にはドレイン領域３５が配置されている。ドレイン領域３５は、制御ゲート３０の下部に一部重複する。浮遊ゲート２０及び半導体基板１０の間にゲート絶縁膜４０が形成され、制御ゲート３０と半導体基板１０との間には浮遊ゲート２０の下部から拡張されたゲート絶縁膜４０と、浮遊ゲート２０の側壁から拡張されたトンネル絶縁膜４５とが重複している。
前記のように、スプリットゲート型メモリ素子では、浮遊ゲート２０と制御ゲート３０が分離された構造を有する。浮遊ゲート２０は、外部と電気的に完全に絶縁された孤立構造を有する。この浮遊ゲート２０への電子注入(書込み)と放出(消去)によってセルの電流が変わる性質を用いてデータを保存する。書込みモードにおいて、ソース領域１５に例えば１５Ｖ以上の高電圧を印加し、ドレイン領域３５に適切な電圧を印加すれば、制御ゲート３０に隣接した浮遊ゲート２０の下部の半導体基板１０でホット電子がゲート絶縁膜４０を通過して浮遊ゲート２０内に注入される。この時ゲート絶縁膜４０は、ソース領域１５に印加された電圧をカップリングして浮遊ゲート２０の電位を高める役割を担う。消去モードにおいては、制御ゲート３０に１５Ｖ以上の電圧を印加すれば、浮遊ゲート２０の先端(ｔｉｐ)に高電界が印加されて浮遊ゲート２０内の電子が制御ゲート３０に放出される。この時、ゲート間酸化膜２５は制御ゲート３０と浮遊ゲート２０間のカップリング比を減少させて両端間の電位差を大きい状態に維持させる。このように、浮遊ゲート２０への電子注入は、チャンネルでホット電子を通したＣＨＥＩ(Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ)方式でなされており、電子放出には、浮遊ゲート２０と制御ゲート３０との間のトンネル絶縁膜４５を通したＦ−Ｎ(Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ)トンネルリングが用いられる。
前述したスプリットゲート型メモリ素子は、例えば次のような方法で製造できる。まず、半導体基板１０の全面にゲート絶縁膜４０を形成する。次に、ゲート絶縁膜４０上に浮遊ゲート２０形成のための第１ポリシリコン膜を所定厚さに形成した後、フォトリソグラフィ工程を用いてパターニングする。次いで、第１ポリシリコン膜を熱酸化させる。これにより、浮遊ゲート２０、及びその上部を覆うゲート間酸化膜２５が形成される。
次に、ゲート間酸化膜２５が形成された半導体基板１０の全面にＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)などの方法を用いて絶縁膜を形成する。そして、フォトリソグラフィ工程を用いて絶縁膜をパターニングし、図示したようなトンネル絶縁膜４５を形成する。
次に、制御ゲート３０形成のための工程を行う。例えば、ポリシリコンで形成された制御ゲート３０は、トンネル絶縁膜４５まで形成された半導体基板１０上にポリシリコンを等角的に蒸着して第２ポリシリコン膜を形成し、フォトリソグラフィ工程を行ってパターニングすることにより形成する。
次に、制御ゲート３０形成のための工程を行う。例えば、ポリシリコンで形成された制御ゲート３０は、トンネル絶縁膜４５まで形成された半導体基板１０上にポリシリコンを等角的に蒸着して第２ポリシリコン膜を形成し、フォトリソグラフィ工程を行ってパターニングすることにより形成する。
前記のように、従来のスプリットゲート型メモリ素子の製造方法では、制御ゲート３０の形成にフォトリソグラフィが用いられる。ところが、フォトリソグラフィ工程では相当なオーバーラップ変動をもたらす誤整列が発生しうる。誤整列が発生すれば、セル間の制御ゲート３０の有効チャンネル長の差が誘発され、図示したような鏡面対称の両セル、奇数セル(有効チャンネル長：Ｌ１)/偶数セル(有効チャンネル長：Ｌ２)間の特性差が発生する。制御ゲート３０の有効チャンネル長におけるこのような変動はメモリセルのスレショルド電圧の変動をもたらす。奇数セルと偶数セルのスレショルド電圧の変動はオン-電流特性差を誘発してセルの均一性を減少させる。
このようなオーバーラップ変動による問題を解決するための従来技術が例えば特許文献１及び２に開示されている。
このようなオーバーラップ変動による問題を解決するための従来技術が例えば特許文献１及び２に開示されている。
本発明の目的は、セルごとに有効チャンネル長が一定のスプリットゲート型メモリ素子を製造する方法を提供することである。
本発明に係るスプリットゲート型メモリ素子の製造方法では、半導体基板上にゲート絶縁膜と導電層を形成した後、前記導電層を露出させる少なくとも一対の第１開口部を定義するように前記導電層上にマスクパターンを形成する。前記マスクパターンにより露出された前記導電層を選択的に熱酸化させてゲート間酸化膜を形成した後、前記マスクパターンのうち前記ゲート間酸化膜の間にある部分を除去して第２開口部を定義する。前記第２開口部の内壁にスペーサを形成した後、残っている前記マスクパターン、スペーサ、及びゲート間酸化膜をエッチングマスクとして用いて前記ゲート絶縁膜が露出されるまで前記導電層をエッチングすることによって第３開口部を定義する。前記第３開口部内に不純物イオンを注入してソース領域を形成した後、前記マスクパターンと段差のないように前記第３開口部内に絶縁膜を埋め込んで絶縁膜プラグを形成する。前記マスクパターンとスペーサを除去して前記絶縁膜プラグの側壁を露出させた後、前記ゲート間酸化膜をエッチングマスクとして用いて前記ゲート絶縁膜が露出されるまで前記導電層をエッチングすることによって一対の浮遊ゲートを形成する。前記浮遊ゲートの側壁にトンネル絶縁膜を形成した後、前記絶縁膜プラグの側壁に自己整合的にスペーサ状の制御ゲートを形成し、前記制御ゲートの外側にドレイン領域を形成する。
本発明に係る他のスプリットゲート型メモリ素子の製造方法では、半導体基板上に導電層を形成した後、前記導電層を露出させる少なくとも一対の第１開口部を定義するように前記導電層上にマスクパターンを形成する。前記マスクパターンにより露出された前記導電層を選択的に熱酸化させてゲート間酸化膜を形成する。前記マスクパターン上と前記ゲート間酸化膜上に等角のキャッピング酸化膜を形成した後、前記キャッピング酸化膜のうち前記ゲート間酸化膜の間にある部分を除去して前記マスクパターンの一部を露出させる。次に、残っている前記キャッピング酸化膜をエッチングマスクとして用い、露出された前記マスクパターンを除去することによって第２開口部を定義する。残っている前記キャッピング酸化膜を除去した後、残っている前記マスクパターン及びゲート間酸化膜をエッチングマスクとして用い、前記導電層をエッチングして第３開口部を定義する。前記マスクパターンと段差のないように前記第３開口部内に絶縁膜を埋め込んで絶縁膜プラグを形成した後、前記マスクパターンを除去して前記絶縁膜プラグの側壁を露出させる。前記ゲート間酸化膜をエッチングマスクとして用い、前記導電層をエッチングして一対の浮遊ゲートを形成する。前記浮遊ゲートの側壁にトンネル絶縁膜を形成した後、前記絶縁膜プラグの側壁に自己整合的にスペーサ状制御ゲートを形成する。
本発明に係るスプリットゲート型メモリ素子の製造方法では、絶縁膜プラグの側壁にスペーサ状に自己整合的に制御ゲートを形成する。したがって、制御ゲートの形成において、フォトリソグラフィを用いる場合の誤整列問題がないので、有効チャンネル長での公差または変動が相当に改善できる。したがって、フラッシュメモリのような素子に適用される場合、奇数セルと偶数セルのスレショルド電圧変動を減少させてオン-電流特性差を減少させ、良好な素子特性を確保しうる。
以下、添付した図面に基づき、本発明に係るスプリットゲート型メモリ素子の製造方法に関する望ましい実施例を説明する。しかし、本発明は以下に開示される実施例に限定されず、相異なる多様な形態に具現されうる。単に本実施例は、本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものであり、本発明は請求の範囲の範ちゅうにより定義されるだけである。図面において同じ参照符号は同じ要素を示す。また、後続する詳細な説明で多数の特定細部は本発明の完全な理解のために提供されたものである。しかし、当業者ならば特定細部がなくても本発明の実施が可能であることがわかる。
図２から図１４は本発明の一実施例に係るスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
まず、半導体基板２００、例えばｐ-型シリコン基板上に素子分離のためのＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)(図示せず)工程を完了する。次に、図２に示すように、半導体基板２００上にゲート絶縁膜２０５を形成する。例えば、５０〜１５０Å程度の厚さ、望ましく約８０Åの厚さに熱酸化膜を成長させる。次に、ゲート絶縁膜２０５上に浮遊ゲート用導電層２１０を形成する。例えば、ドープトポリシリコンを蒸着して５００〜２０００Å厚さのポリシリコン膜を形成する。この時ポリシリコンは、蒸着と同時にインサイチュでドーピングして形成しうる(例えば、ＰＯＣｌ3浸漬工程)。一方、アンドープトポリシリコンを先に形成してから不純物を注入してドーピングしても良い。この場合、不純物の注入工程では、例えば、３０ＫｅＶのエネルギーで２.７×１０14ｉｏｎｓ/ｃｍ2のリン(Ｐ)のようなｎ-型不純物を注入できる。次に、導電層２１０の上部にマスク膜２１５を２０００〜５０００Å程度の適正厚さに形成する。マスク膜２１５はシリコン窒化膜等で形成することが望ましく、この場合、５００〜８５０℃の温度でＳｉＨ4とＮＨ3の反応を用いたＬＰＣＶＤ(Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ)法などによって形成できる。
まず、半導体基板２００、例えばｐ-型シリコン基板上に素子分離のためのＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)(図示せず)工程を完了する。次に、図２に示すように、半導体基板２００上にゲート絶縁膜２０５を形成する。例えば、５０〜１５０Å程度の厚さ、望ましく約８０Åの厚さに熱酸化膜を成長させる。次に、ゲート絶縁膜２０５上に浮遊ゲート用導電層２１０を形成する。例えば、ドープトポリシリコンを蒸着して５００〜２０００Å厚さのポリシリコン膜を形成する。この時ポリシリコンは、蒸着と同時にインサイチュでドーピングして形成しうる(例えば、ＰＯＣｌ3浸漬工程)。一方、アンドープトポリシリコンを先に形成してから不純物を注入してドーピングしても良い。この場合、不純物の注入工程では、例えば、３０ＫｅＶのエネルギーで２.７×１０14ｉｏｎｓ/ｃｍ2のリン(Ｐ)のようなｎ-型不純物を注入できる。次に、導電層２１０の上部にマスク膜２１５を２０００〜５０００Å程度の適正厚さに形成する。マスク膜２１５はシリコン窒化膜等で形成することが望ましく、この場合、５００〜８５０℃の温度でＳｉＨ4とＮＨ3の反応を用いたＬＰＣＶＤ(Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ)法などによって形成できる。
次に、図３に示したように、所定のマスク工程を用いてセルの形成領域の導電層２１０が露出されるまでマスク膜２１５をエッチングして、一対の第１開口部２１６を定義するマスクパターン２１５ａ、２１５ｂを形成する。シリコン窒化膜からなるマスク膜２１５のエッチングにはフッ化炭素系ガスを使用しうる。例えば、ＣxＦy系、ＣaＨbＦc系ガス、例えばＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、ＣＨ4、Ｃ2Ｈ2、Ｃ4Ｆ6のようなガス、またはこれらの混合ガスを使用しうる。この時、雰囲気ガスとしてはＡｒガスを使用しうる。マスクパターン２１５ａ、２１５ｂは、後続的に導電層２１０の選択的酸化のためのマスク層として使われる。
次いで、熱酸化膜の成長環境を造成して、マスクパターン２１５ａ、２１５ｂにより導電層２１０のオープン領域、すなわち第１開口部２１６内の導電層２１０のみ熱酸化させ、その上部にだけゲート間酸化膜２２０を選択的に成長させる。この場合、成長時間を調節することによって、ゲート間酸化膜２２０の厚さは５００〜２０００Å程度、例えば１２００Åにできる。
図４に示すように、ゲート間酸化膜２２０が形成された結果物の上部に約１００〜５００Åの薄いキャッピング酸化膜２２５を通常の蒸着方法、例えばＣＶＤ、ＳＡＣＶＤ(Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ)、ＬＰＣＶＤまたはＰＥＣＶＤ(Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ)によって蒸着する。ＣＶＤを用いる場合、ＳｉＨ4、Ｓｉ2Ｈ6、及びＮ2Ｏガスを反応ガスとして使用してＭＴＯ(ｍｉｄｄｌｅ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ)で形成できる。キャッピング酸化膜２２５は薄く蒸着するので、マスクパターン２１５ａ、２１５ｂとゲート間酸化膜２２０上に等角的に蒸着される。キャッピング酸化膜２２５は、後続工程でゲート間酸化膜２２０の間にあるマスクパターン２１５ｂの除去時に、残りのマスクパターン２１５ａを保護するエッチングマスクの役割を担う。したがって、マスクパターン２１５ｂを選択的に除去できる他の方法があれば、キャッピング酸化膜２２５の形成工程を省略してもよい。
図５に示すように、所定のマスク工程を用いて今後セルソース領域が形成される部分、すなわちゲート間酸化膜２２０の間にある部分をオープンさせるフォトレジストパターン２３０を形成する。次に、フォトレジストパターン２３０をエッチングマスクとして用いて、セルソース領域が形成される部分に形成されているキャッピング酸化膜２２５部分を湿式エッチングする。例えば、ＨＦと脱イオン水(Ｈ2Ｏ)の混合比率が１:５〜１０００であるフッ酸(ＨＦ)希釈液またはＢＯＥ(Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｎｃｈａｎｔ)を使用できる。これにより、キャッピング酸化膜２２５ａがセルソース領域の形成される部分のマスクパターン２１５ｂを露出させ、他のマスクパターン２１５ａを被覆する。
次に、図６に示すようにフォトレジストパターン２３０をアッシングとストリップで除去する。キャッピング酸化膜２２５ａが、ゲート間酸化膜２２０の間にあるマスクパターン２１５ｂを露出させ、残りのマスクパターン２１５ａを保護する状態で、キャッピング酸化膜２２５ａをエッチングマスクとしてリン酸を用いた窒化膜ストリップを行う。これにより、セルソース領域が形成される部分のマスクパターン２１５ｂだけ選択的に除去されて第２開口部２３１が定義される。
次に、キャッピング酸化膜２２５ａを湿式エッチングで除去する。次いで、３００〜１５００Å程度の厚さの絶縁膜、例えばシリコン窒化膜を蒸着し、マスクパターン２１５ａの上面に前記絶縁膜が完全に除去されるまでＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)方式の乾式エッチングを進行し、図７のようにマスクパターン２１５ａの側壁、すなわち第２開口部２３１の内壁にスペーサ２３５を形成する。スペーサ２３５は、後続工程で浮遊ゲートと制御ゲートとの間のオーバーラップ長を増加させるために形成する。したがって、オーバーラップ長を十分に確保できる場合であれば、スペーサ２３５形成工程は省略してもよい。可能であれば、スペーサ２３５をマスクパターン２１５ａと同一物質で形成することが後続工程での除去を容易にして望ましい。
図８に示すように、マスクパターン２１５ａ、スペーサ２３５及びゲート間酸化膜２２０をエッチングマスクとして用いてゲート絶縁膜２０５が露出されるまで導電層２１０をエッチングする。これにより、第３開口部２３２が定義される。次に、第３開口部２３２内に１.０Ｅ１５〜１.０Ｅ１６ｉｏｎｓ/ｃｍ2程度ドーズのｎ-型不純物のイオン注入２４０を行ってセルソース領域２４５を形成する。この時、９００℃程度で３０分間熱処理して注入不純物をドライブイン(ｄｒｉＶｅ-ｉｎ)させるが、必要に応じて熱酸化膜の成長条件下で、エッチングにより露出された導電層２１０の側壁を酸化膜(図示せず)でシーリングしながらセルソース領域２４５を形成することもできる。酸化膜でシーリングさせれば、エッチング時に誘発された導電層２１０のエッチング損傷を解消できる。また、セルソース領域を深い接合で形成すれば、データプログラム時に印加される高電圧に耐えられる。
図９に示したように、図８の構造上に、第３開口部２３２を完全に埋め込むように、例えば約５０００〜１００００Å厚さのギャップフィル酸化膜をＣＶＤ方式で蒸着する。次に、化学的機械研磨(ＣＭＰ)を用いてマスクパターン２１５ａの表面が露出されるまで平坦化させる。これにより、マスクパターン２１５ａと段差のないように第３開口部２３２内に絶縁膜プラグ２５０が形成される。
図１０に示すように、マスクパターン２１５ａとスペーサ２３５とを除去して絶縁膜プラグ２５０の側壁を露出させる。マスクパターン２１５ａとスペーサ２３５とを全てシリコン窒化膜で形成した場合には、リン酸を利用したストリップを用いて同時に容易に除去できる。側壁が露出された絶縁膜プラグ２５０は後続的に自己整合的に制御ゲートの形成に利用される。
図１１に示したように、ゲート間酸化膜２２０をエッチングマスクとして用いて、表面に露出されている導電層２１０をゲート絶縁膜２０５が露出されるまで乾式エッチングし、互いに離隔された一対の浮遊ゲート２１０ａを形成する。ドープトポリシリコンからなる導電層２１０のエッチングにはＨＢｒ、ＨｅＯ２、Ｎ2及びＣＦ4ガスの混合ガスを使用しうる。この時、半導体基板２００側にバイアスをかけてエッチングガスの直進性をさらに大きくできる。次に、その構造上に約５０〜１５０Å厚さの熱酸化膜を成長させ、その上にさらに５０〜１５０Å厚さのＣＶＤ酸化膜(例えば、高温酸化膜)を連続的に堆積させ、ＣＶＤ酸化膜を硬化させるために１０００℃程度の温度で３０分間熱処理してトンネル絶縁膜２６０を形成する。ＣＶＤ酸化膜は段差塗布性が大きく均一な厚さに蒸着されるので、絶縁膜プラグ２５０の上部にも蒸着されるが、類似の酸化膜成分であるから分離して図示しなかった。
図１２に示すように、トンネル絶縁膜２６０が形成された構造上に約２０００〜５０００Å厚さの第２導電層、例えばドープトポリシリコン膜を形成し、ＲＩＥ方式の乾式エッチングを進行して絶縁膜プラグ２５０の側壁にスペーサ状の制御ゲート２７０を形成する。したがって、制御ゲート２７０は、フォトリソグラフィ工程を利用せずに絶縁膜プラグ２５０の側壁に自己整合されて均一な長さに形成される。ポリシリコンからなる制御ゲート２７０に後続的にシリサイド反応を起こすこともできる。これに利用できるシリサイドの種類としては、タングステンシリサイド、コバルトシリサイド、チタンシリサイドなどがある。コバルトシリサイドとチタンシリサイドは、ポリシリコンを蒸着した上にコバルトまたはチタンを蒸着した後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により反応させて形成する。コバルト層を形成した場合は、ポリシリコンとコバルトとが反応するように４００℃〜５００℃、窒素ガス雰囲気下で５０秒内外１次ＲＴＡを行う。この過程でＣｏＳｉ相からなる層が生じる。次に、ＣｏＳｉ 2 のようにさらに低抵抗である相が形成されるように結果物を８００℃〜９００℃、窒素ガス雰囲気で３０秒程度２次ＲＴＡする。ニッケル層を形成した場合は、低温で１段階の熱処理を通じてＮｉＳｉ相が得られる。タングステンシリサイドはＣＶＤを用いて直接蒸着可能である。
図１３に示したように、所定のマスクを利用して１.０Ｅ１５〜１.０Ｅ１６ｉｏｎｓ/ｃｍ2程度のドーズにｎ-型不純物をイオン注入し、所定の熱処理を進行して制御ゲート２７０の外側にドレイン領域２７５を形成する。
図１４に示すように、図１３の結果物上に平坦化のための層間絶縁膜２８０を厚く積層し、フォトリソグラフィ工程を用いてドレイン領域２７５を露出させるためのコンタクトホール２８１、２８２を形成し、前記コンタクトホール２８１、２８２に充填されるように導電性金属を厚く積層し、これをＣＭＰして前記コンタクトホール２８１、２８２以外の層間絶縁膜２８０上に前記金属が存在しないように研磨して、コンタクトホール２８１、２８２内にだけ導電性金属プラグ２８３、２８４、例えばタングステンプラグを形成する。金属プラグ２８３、２８４を含む層間絶縁膜２８０上に金属層を積層し、これがフォトリソグラフィによりそれぞれの金属プラグ２８３、２８４に電気的に連結されるように金属配線のパターン２８５を形成して、スプリットゲート型不揮発性半導体メモリ素子のセルを完成する。金属配線のパターン２８５は、プログラム及び読み取り時にデータを伝達するビットラインとして使われる。
図１４に示すように、図１３の結果物上に平坦化のための層間絶縁膜２８０を厚く積層し、フォトリソグラフィ工程を用いてドレイン領域２７５を露出させるためのコンタクトホール２８１、２８２を形成し、前記コンタクトホール２８１、２８２に充填されるように導電性金属を厚く積層し、これをＣＭＰして前記コンタクトホール２８１、２８２以外の層間絶縁膜２８０上に前記金属が存在しないように研磨して、コンタクトホール２８１、２８２内にだけ導電性金属プラグ２８３、２８４、例えばタングステンプラグを形成する。金属プラグ２８３、２８４を含む層間絶縁膜２８０上に金属層を積層し、これがフォトリソグラフィによりそれぞれの金属プラグ２８３、２８４に電気的に連結されるように金属配線のパターン２８５を形成して、スプリットゲート型不揮発性半導体メモリ素子のセルを完成する。金属配線のパターン２８５は、プログラム及び読み取り時にデータを伝達するビットラインとして使われる。
図１５は、本発明の実施例によるスプリットゲート型不揮発性半導体メモリ素子のレイアウト図である。図１５において、参照符号“１９０”はＳＴＩのような素子分離膜である。図示したように、実線で示す浮遊ゲート２１０ａ、制御ゲート２７０、セルソース領域２４５及びドレイン領域２７５が配置され、点線で示す絶縁膜プラグ２５０が浮遊ゲート２１０ａの間に位置する。図１５においてＡ-Ａ'線に沿った切断面が図１４に対応する。
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は前記実施例に限定されるものではなく、本発明の技術的思想内で当業者により多様な変形が可能である。
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は前記実施例に限定されるものではなく、本発明の技術的思想内で当業者により多様な変形が可能である。
（産業上の利用可能性）
本発明の製造方法によるスプリットゲート型不揮発性半導体メモリ素子は、セルごとに均一な特性を持たせて、移動通信システム、メモリカードなどを含む多様な分野で優れた素子として利用されうる。
本発明の製造方法によるスプリットゲート型不揮発性半導体メモリ素子は、セルごとに均一な特性を持たせて、移動通信システム、メモリカードなどを含む多様な分野で優れた素子として利用されうる。
２００ 半導体基板、２０５ ゲート絶縁膜、２１０ 導電層、２１０ａ 浮遊ゲート、２１５ａ、２１５ｂ マスクパターン、２１６ 第１開口部、２２０ ゲート間酸化膜、２２５ キャッピング酸化膜、２３１ 第２開口部、２３２ 第３開口部、２３５ スペーサ、２４５ セルソース領域、２５０ 絶縁膜プラグ、２６０ トンネル絶縁膜、２７０ 制御ゲート、２７５ ドレイン領域、２８３、２８４ 金属プラグ、２８５ 金属配線のパターン
Claims (17)
- 半導体基板上にゲート絶縁膜及び導電層を形成する段階と、
前記導電層を露出させる少なくとも一対の第１開口部を定義するように前記導電層上にマスクパターンを形成する段階と、
前記マスクパターンにより露出された前記導電層を選択的に熱酸化させてゲート間酸化膜を形成する段階と、
前記マスクパターンのうち前記ゲート間酸化膜の間にある部分を除去して第２開口部を定義する段階と、
前記第２開口部の内壁にスペーサを形成する段階と、
残っている前記マスクパターン、前記スペーサ、及び前記ゲート間酸化膜をエッチングマスクとして用い、前記ゲート絶縁膜が露出されるまで前記導電層をエッチングして第３開口部を定義する段階と、
前記第３開口部内に不純物イオンを注入してソース領域を形成する段階と、
前記マスクパターンと段差のないように前記第３開口部内に絶縁膜を埋め込んで絶縁膜プラグを形成する段階と、
前記マスクパターン及び前記スペーサを除去して前記絶縁膜プラグの側壁を露出させる段階と、
前記ゲート間酸化膜をエッチングマスクとして用い、前記ゲート絶縁膜が露出されるまで前記導電層をエッチングして一対の浮遊ゲートを形成する段階と、
前記浮遊ゲートの側壁にトンネル絶縁膜を形成する段階と、
前記絶縁膜プラグの側壁に自己整合的にスペーサ状の制御ゲートを形成する段階と、
前記制御ゲートの外側にドレイン領域を形成する段階と、
を含むことを特徴とするスプリットゲート型半導体メモリ素子の製造方法。 - 前記導電層及び前記制御ゲートは、ドープトポリシリコンで形成することを特徴とする請求項１に記載のスプリットゲート型メモリ素子の製造方法。
- 前記マスクパターンは、シリコン窒化膜で形成することを特徴とする請求項１に記載のスプリットゲート型メモリ素子の製造方法。
- 前記シリコン窒化膜は、２０００〜５０００Å程度の厚さに形成することを特徴とする請求項３に記載のスプリットゲート型メモリ素子の製造方法。
- 前記ゲート間酸化膜は、５００〜２０００Å程度の厚さに形成することを特徴とする請求項１に記載のスプリットゲート型メモリ素子の製造方法。
- 前記第２開口部を定義する段階は、
前記マスクパターン上及び前記ゲート間酸化膜上に等角のキャッピング酸化膜を形成する段階と、
前記キャッピング酸化膜のうち前記ゲート間酸化膜の間にある部分を除去して前記マスクパターンの一部を露出させる段階と、
残っている前記キャッピング酸化膜をエッチングマスクとして露出された前記マスクパターンを除去する段階と、
残っている前記キャッピング酸化膜を除去する段階と、
を含むことを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記マスクパターンはシリコン窒化膜で形成し、
前記マスクパターンの除去時、リン酸を利用したストリップを用いることを特徴とする請求項６に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記スペーサは、前記マスクパターンと同一物質で形成することを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。
- 前記マスクパターン及び前記スペーサは、シリコン窒化膜で形成し、
前記マスクパターン及び前記スペーサの除去時、リン酸を利用したストリップを用いることを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記ソース領域を形成する段階は、前記第３開口部内に不純物を注入する段階と、注入された不純物をドライブインさせるための熱処理をする段階とを含み、
前記ドライブインさせるための熱処理をする段階の間に前記第３開口部内の前記導電層の側壁を熱酸化膜でシーリングすることを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記絶縁膜プラグを形成する段階は、
前記第３開口部を完全に埋め込むようにギャップフィル酸化膜を形成する段階と、
化学的機械研磨を用いて前記マスクパターンの表面が露出されるまで前記ギャップフィル酸化膜を平坦化させる段階と、
を含むことを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記トンネル絶縁膜を形成する段階は、
前記浮遊ゲートが形成された結果物を熱酸化させる段階と、
前記浮遊ゲート上に酸化膜を蒸着する段階と、
前記酸化膜を硬化させるために熱処理する段階と、
を含むことを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記制御ゲート上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通して前記ドレイン領域に接続された金属プラグを形成する段階と、
前記層間絶縁膜上に前記金属プラグと連結された金属配線のパターンを形成する段階と、
をさらに含むことを特徴とする請求項１に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 半導体基板上に導電層を形成する段階と、
前記導電層を露出させる少なくとも一対の第１開口部を定義するように前記導電層上にマスクパターンを形成する段階と、
前記マスクパターンにより露出された前記導電層を選択的に熱酸化させてゲート間酸化膜を形成する段階と、
前記マスクパターン上及び前記ゲート間酸化膜上に等角のキャッピング酸化膜を形成する段階と、
前記キャッピング酸化膜のうち前記ゲート間酸化膜の間にある部分を除去して前記マスクパターンの一部を露出させる段階と、
残っている前記キャッピング酸化膜をエッチングマスクとして用い、露出された前記マスクパターンを除去して第２開口部を定義する段階と、
残っている前記キャッピング酸化膜を除去する段階と、
残っている前記マスクパターンと前記ゲート間酸化膜とをエッチングマスクとして用い、前記導電層をエッチングして第３開口部を定義する段階と、
前記マスクパターンと段差のないように前記第３開口部内に絶縁膜を埋め込んで絶縁膜プラグを形成する段階と、
前記マスクパターンを除去して前記絶縁膜プラグの側壁を露出させる段階と、
前記ゲート間酸化膜をエッチングマスクとして用い、前記導電層をエッチングして一対の浮遊ゲートを形成する段階と、
前記浮遊ゲートの側壁にトンネル絶縁膜を形成する段階と、
前記絶縁膜プラグの側壁に自己整合的にスペーサ状制御ゲートを形成する段階と、
を含むことを特徴とするスプリットゲート型半導体メモリ素子の製造方法。 - 前記マスクパターンはシリコン窒化膜で形成し、
前記マスクパターンの除去時、リン酸を利用したストリップを用いることを特徴とする請求項１４に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記絶縁膜プラグを形成する段階は、
前記第３開口部を完全に埋め込むようにギャップフィル酸化膜を形成する段階と、
化学的機械研磨を用いて前記マスクパターンの表面が露出されるまで前記ギャップフィル酸化膜を平坦化させる段階と、
を含むことを特徴とする請求項１４に記載のスプリットゲート型半導体メモリ素子の製造方法。 - 前記トンネル絶縁膜を形成する段階は、
前記浮遊ゲートが形成された結果物を熱酸化させる段階と、
前記浮遊ゲート上に酸化膜を蒸着する段階と、
前記酸化膜を硬化させるために熱処理する段階と、
を含むことを特徴とする請求項１４に記載のスプリットゲート型半導体メモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077765A KR100574952B1 (ko) | 2003-11-04 | 2003-11-04 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005142555A JP2005142555A (ja) | 2005-06-02 |
| JP4629400B2 true JP4629400B2 (ja) | 2011-02-09 |
Family
ID=36074592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004304408A Expired - Fee Related JP4629400B2 (ja) | 2003-11-04 | 2004-10-19 | スプリットゲート型半導体メモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US7037783B2 (ja) |
| JP (1) | JP4629400B2 (ja) |
| KR (1) | KR100574952B1 (ja) |
| CN (1) | CN100514605C (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674958B1 (ko) * | 2005-02-23 | 2007-01-26 | 삼성전자주식회사 | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 |
| KR100645063B1 (ko) * | 2005-03-14 | 2006-11-10 | 삼성전자주식회사 | 비휘발성 기억장치 및 그 제조방법 |
| US20070056927A1 (en) * | 2005-09-14 | 2007-03-15 | Tsou Len Y | Process and system for etching doped silicon |
| US7531461B2 (en) | 2005-09-14 | 2009-05-12 | Tokyo Electron Limited | Process and system for etching doped silicon using SF6-based chemistry |
| KR100672721B1 (ko) * | 2005-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리의 제조방법 |
| JP4794337B2 (ja) * | 2006-03-24 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | スプリットゲート型不揮発性半導体記憶装置の製造方法 |
| KR100847828B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 형성 방법 |
| US8133664B2 (en) * | 2009-03-03 | 2012-03-13 | Micron Technology, Inc. | Methods of forming patterns |
| CN102738229B (zh) * | 2011-03-31 | 2015-01-28 | 无锡维赛半导体有限公司 | 功率晶体管结构及其制作方法 |
| CN102437161B (zh) * | 2011-11-24 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 分裂栅极存储单元及其操作方法 |
| CN102833203B (zh) * | 2012-08-20 | 2014-12-03 | 武汉邮电科学研究院 | 发送端iq调制信号自适应同步对齐的系统及方法 |
| US8884358B2 (en) * | 2013-01-24 | 2014-11-11 | Freescale Semiconductor, Inc. | Method of making a non-volatile memory (NVM) cell structure |
| KR102054819B1 (ko) * | 2013-05-22 | 2019-12-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2017045835A (ja) * | 2015-08-26 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US9978563B2 (en) * | 2016-01-27 | 2018-05-22 | Tokyo Electron Limited | Plasma treatment method to meet line edge roughness and other integration objectives |
| US9824893B1 (en) | 2016-06-28 | 2017-11-21 | Lam Research Corporation | Tin oxide thin film spacers in semiconductor device manufacturing |
| KR20180093798A (ko) | 2017-02-13 | 2018-08-22 | 램 리써치 코포레이션 | 에어 갭들을 생성하는 방법 |
| US10546748B2 (en) | 2017-02-17 | 2020-01-28 | Lam Research Corporation | Tin oxide films in semiconductor device manufacturing |
| KR102604345B1 (ko) | 2018-01-30 | 2023-11-20 | 램 리써치 코포레이션 | 패터닝에서 주석 옥사이드 맨드렐들 (mandrels) |
| US11987876B2 (en) | 2018-03-19 | 2024-05-21 | Lam Research Corporation | Chamfer-less via integration scheme |
| CN115565867A (zh) | 2019-06-27 | 2023-01-03 | 朗姆研究公司 | 交替蚀刻与钝化工艺 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229136A (ja) * | 1997-02-13 | 1998-08-25 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2000228511A (ja) * | 1999-02-05 | 2000-08-15 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2000277634A (ja) * | 1999-03-26 | 2000-10-06 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| US6486032B1 (en) * | 2001-12-28 | 2002-11-26 | Nanya Technology Corporation | Method for fabricating control gate and floating gate of a flash memory cell |
| JP2003023116A (ja) * | 2001-07-06 | 2003-01-24 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2004214411A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940706A (en) * | 1997-12-11 | 1999-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd | Process for preventing misalignment in split-gate flash memory cell |
| US6093608A (en) * | 1999-04-23 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Source side injection programming and tip erasing P-channel split gate flash memory cell |
| JP2001085544A (ja) | 1999-09-14 | 2001-03-30 | Sanyo Electric Co Ltd | スプリットゲート型メモリセル |
| KR100360495B1 (ko) | 2000-03-16 | 2002-11-13 | 삼성전자 주식회사 | 스플릿 게이트형 플래쉬 메모리 |
| TW480676B (en) * | 2001-03-28 | 2002-03-21 | Nanya Technology Corp | Manufacturing method of flash memory cell |
| US6569736B1 (en) * | 2002-02-14 | 2003-05-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for fabricating square polysilicon spacers for a split gate flash memory device by multi-step polysilicon etch |
| KR100634162B1 (ko) * | 2002-05-15 | 2006-10-17 | 삼성전자주식회사 | 스플리트 게이트 메모리 장치 및 그 제조방법 |
-
2003
- 2003-11-04 KR KR1020030077765A patent/KR100574952B1/ko not_active IP Right Cessation
-
2004
- 2004-09-24 US US10/948,155 patent/US7037783B2/en not_active Expired - Fee Related
- 2004-10-19 JP JP2004304408A patent/JP4629400B2/ja not_active Expired - Fee Related
- 2004-11-03 CN CNB2004100922161A patent/CN100514605C/zh not_active Expired - Fee Related
-
2005
- 2005-11-01 US US11/262,767 patent/US7176085B2/en not_active Expired - Fee Related
-
2007
- 2007-01-03 US US11/648,566 patent/US20070111444A1/en not_active Abandoned
-
2008
- 2008-09-17 US US12/212,317 patent/US20090011589A1/en not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229136A (ja) * | 1997-02-13 | 1998-08-25 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2000228511A (ja) * | 1999-02-05 | 2000-08-15 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2000277634A (ja) * | 1999-03-26 | 2000-10-06 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| JP2003023116A (ja) * | 2001-07-06 | 2003-01-24 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6486032B1 (en) * | 2001-12-28 | 2002-11-26 | Nanya Technology Corporation | Method for fabricating control gate and floating gate of a flash memory cell |
| JP2004214411A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100514605C (zh) | 2009-07-15 |
| JP2005142555A (ja) | 2005-06-02 |
| US20050095785A1 (en) | 2005-05-05 |
| KR20050042704A (ko) | 2005-05-10 |
| US7176085B2 (en) | 2007-02-13 |
| US7037783B2 (en) | 2006-05-02 |
| US20070111444A1 (en) | 2007-05-17 |
| US20060063333A1 (en) | 2006-03-23 |
| KR100574952B1 (ko) | 2006-05-02 |
| US20090011589A1 (en) | 2009-01-08 |
| CN1614768A (zh) | 2005-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7176085B2 (en) | Method of manufacturing split gate type nonvolatile memory device | |
| JP4939738B2 (ja) | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 | |
| US7667261B2 (en) | Split-gate memory cells and fabrication methods thereof | |
| US7767522B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US7410871B2 (en) | Split gate type flash memory device and method for manufacturing same | |
| KR100539247B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
| JP2005183970A (ja) | 自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法 | |
| KR100480619B1 (ko) | 프로그램 및 소거 특성이 개선된 ｓｏｎｏｓ ｅｅｐｒｏｍ및 그 제조방법 | |
| US7238572B2 (en) | Method of manufacturing EEPROM cell | |
| US6962852B2 (en) | Nonvolatile memories and methods of fabrication | |
| JP4794837B2 (ja) | スプリットゲート型メモリ素子及びその製造方法 | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| JP2005051244A (ja) | 集積回路の製造方法 | |
| JP2007506275A (ja) | 不揮発性メモリ装置を製造する方法及びそれによって得られるメモリ装置 | |
| KR100253582B1 (ko) | 플레쉬 메모리 소자의 제조방법 | |
| KR20020014275A (ko) | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070302 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101028 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |