JP2003023116A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 自己整合技術により不揮発性半導体記憶装置
を微細化する。 【解決手段】 半導体基板１上にゲート絶縁膜２を介し
てポリシリコン膜３を形成し、当該ポリシリコン膜３上
に少なくともシリコン窒化膜４とシリコン絶縁膜５とポ
リシリコン膜６が積層された多層膜を形成した後に、当
該多層膜に開口８を形成する。次に、前記開口内に厚い
絶縁膜９を形成し、当該厚い絶縁膜９をマスクにして前
記ポリシリコン膜３をパターニングしてフローティング
ゲートを形成することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に言えば不揮発性半導体記
憶装置の微細化技術に関する。

【０００２】

【従来の技術】携帯電話やデジタルスチルカメラなどの
応用分野の拡大に伴い、電気的にプログラム及び消去可
能な読み出し専用メモリ装置（EEPROM; Electrically E
rasable and Programmable Read Only Memory）が急速
に普及している。そして、電気的に一括消去可能なＥＥ
ＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。

【０００３】ＥＥＰＲＯＭは、フローティングゲートに
所定の電荷量が蓄積されているか否かによって、２値ま
たはそれ以上の多値のデジタル情報を記憶し、その電荷
量に応じたチャネル領域の導通の変化によって、デジタ
ル情報を読み出す不揮発性半導体記憶装置である。

【０００４】ＥＥＰＲＯＭは、スタックトゲート型とス
プリットゲート型に分類される。このうち、スプリット
ゲート型のＥＥＰＲＯＭは、例えば米国特許第５０２９
１３０号、第５０４５４８８号、５０６７１０８号など
に開示されている。

【０００５】このスプリットゲート型ＥＥＰＲＯＭセル
の構造を図８に示す。Ｐ型の半導体基板１０１上に所定
間隔を隔ててドレイン領域１０２及びソース領域１０３
が形成され、その間にチャネル領域１０４が形成されて
いる。このチャネル領域１０４の一部からソース領域１
０３の一部に至る領域上には、ゲート絶縁膜１０５を介
して、フローティングゲート１０６が形成されている。
そして、このフローティングゲート１０６上には、選択
酸化法によって形成された厚い絶縁膜１０７が設けられ
ている。

【０００６】そして、フローティングゲート１０６の側
面及び厚い絶縁膜１０７上の一部を被覆するトンネル酸
化膜１０８が形成されている。トンネル酸化膜１０８上
とチャネル領域１０４の一部上からドレイン領域１０２
の一部上にコントロールゲート１０９が形成されてい
る。

【０００７】このスプリットゲート型ＥＥＰＲＯＭセル
の動作を簡単に説明すると以下の通りである。まず、プ
ログラミング動作では、コントロールゲート１０９とソ
ース領域１０３に所定の電圧（例えば、コントロールゲ
ート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加
し、チャネル領域１０４に電流を流すことにより、フロ
ーティングゲート１０６にチャネルホットエレクトロン
（ＣＨＥ）を注入して蓄積させる。コントロールゲート
１０９とフローティングゲート１０６との容量結合比は
０．２程度と（ソース領域１０３とフローティングゲー
ト１０６との容量結合比に比して）低くしているので、
ソース領域１０３に与えた電圧によってフローティング
ゲート１０６が高まりＣＨＥ注入を効率的に行ってい
る。

【０００８】一方、電子を消去するときは、ドレイン領
域１０２及びソース領域１０３を接地し、コントロール
ゲート１０９に所定の電圧（例えば、１３Ｖ）を印加す
ることにより、フローティングゲート１０６に蓄積され
た電子をトンネル酸化膜１０６を介してファウラー・ノ
ルドハイム・トンネル電流（Fowler-Nordheim tunnelin
g current、以下ＦＮトンネル電流という。）として、
コントロールゲート１０９へ引き抜く。このとき、フロ
ーティングゲート１０６の上縁には、尖鋭部１０６ａが
設けられているため、この部分に電界集中が起こり、よ
り低い電圧でＦＮトンネル電流を流し、効率的に消去動
作を行っている。

【０００９】また、電子を読み取るときは、コントロー
ルゲート１０９及びドレイン領域１０２に所定の電圧
（例えば、２Ｖ）を印加する。すると、フローティング
ゲート１０６に蓄積された電荷量に応じたチャネル電流
が流れ、この電流をセンスすることによって、電子を読
み取ることができる。

【００１０】上述したスプリットゲート型ＥＥＰＲＯＭ
セルは高効率のプログラミング及び電子消去が可能であ
る。しかしながら、製造プロセス上、コントロールゲー
ト１０９とフローティングゲート１０６、コントロール
ゲート１０９と厚い絶縁膜１０７との関係は自己整合的
ではないために、マスクずれを考慮してセルを設計する
必要があった。そのため、スプリットゲート型ＥＥＰＲ
ＯＭセルを微細化するには限界が生じていた。

【００１１】そこで、図９に示すような自己整合型のス
プリットゲート型ＥＥＰＲＯＭセルＭＣが提案された。

【００１２】図９において、２０１はＰ型の半導体基板
で、当該基板２０１上にゲート絶縁膜２０２が形成さ
れ、当該ゲート絶縁膜２０２を介してフローティングゲ
ート２０３が形成されている。そして、このフローティ
ングゲート２０３上には、厚い絶縁膜２０４が自己整合
的に形成されている。

【００１３】また、前記フローティングゲート２０３の
側面及び厚い絶縁膜２０４上を被覆するトンネル絶縁膜
２０５が形成され、当該トンネル絶縁膜２０５を介して
前記フローティングゲート２０３及び厚い絶縁膜２０４
の一側壁部に自己整合的にコントロールゲート２０６が
形成されている。

【００１４】更に、前記フローティングゲート２０３に
隣接するようにソース領域２０７が形成され、前記コン
トロールゲート２０６に隣接するようにドレイン領域２
０８が形成されている。

【００１５】そして、全面を被覆するように層間絶縁膜
２０９が形成され、前記ドレイン領域２０８にコンタク
トするコンタクト孔２１０を介してビット線２１１が形
成されている。

【００１６】本構造の特徴は、前記コントロールゲート
２０６がフローティングゲート２０３及び厚い絶縁膜２
０４に対して自己整合的に形成されていることで、これ
により微細化を可能にしている。

【００１７】

【発明が解決しようとする課題】ここで、上述した自己
整合スプリットゲート型ＥＥＰＲＯＭセルにおいて、厚
い絶縁膜２０４を自己整合的に形成する工程について、
図１０を参照しながら説明する。

【００１８】この場合、前記基板２０１にゲート絶縁膜
２０２、フローティングゲート形成膜２０３Ａ及びシリ
コン窒化膜２２０を形成し、フォトレジスト膜２２１を
マスクに前記シリコン窒化膜２２０をエッチングして所
望領域に開口２２２を形成する。

【００１９】そして、前記開口２２２を含む前記シリコ
ン窒化膜２２０上に絶縁膜を形成し、当該絶縁膜を異方
性エッチングすることで、開口２２２内に厚い絶縁膜２
０４Ａを形成している。

【００２０】しかしながら、上述したシリコン窒化膜２
２０のエッチング時にシリコン窒化膜２２０のエッチン
グ面（側壁）が傾斜してしまう（θ度＞０度）。

【００２１】これは、シリコン窒化膜のエッチング条件
によるもので、当該シリコン窒化膜は比較的低温雰囲気
で処理されるため、開口形成時に発生するデポ物が開口
側壁に付着する確率が高くなることが影響している。

【００２２】そのため、ａ点でエッチングすべきところ
ｂ点でエッチングすることになり、前記フローティング
ゲート２０３のゲート長が設計値よりも長くなってしま
い、微細化の妨げとなっていた。

【００２３】

【課題を解決するための手段】そこで、上述した課題に
鑑み、本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介して形成されたフロー
ティングゲートと、前記フローティングゲート上に形成
された厚い絶縁膜と、前記フローティングゲートの側面
を被覆するトンネル絶縁膜と、前記フローティングゲー
ト及び厚い絶縁膜の側壁部に前記トンネル絶縁膜を介し
て形成されたコントロールゲートとを有するものにおい
て、前記フローティングゲートの形成工程が、半導体基
板上に形成したゲート絶縁膜上に導電膜を形成し、当該
導電膜上に開口を有するマスク膜を形成し、前記開口内
に厚い絶縁膜を形成し、前記マスク膜を除去し、前記厚
い絶縁膜をマスクにして前記導電膜をパターニングして
フローティングゲートを形成する工程であることを特徴
とする。

【００２４】また、前記マスク膜は、少なくともシリコ
ン窒化膜上にポリシリコン膜が積層された多層膜である
ことを特徴とする。

【００２５】更に、前記マスク膜は、少なくともシリコ
ン窒化膜とシリコン絶縁膜とポリシリコン膜が積層され
た多層膜であることを特徴とする。

【００２６】また、前記フローティングゲートの形成工
程が、半導体基板上にゲート絶縁膜を介して導電膜を形
成し、当該導電膜上に少なくともシリコン窒化膜とポリ
シリコン膜が積層された多層膜を形成した後に当該多層
膜に開口を形成し、全面に絶縁膜を形成し、当該絶縁膜
をエッチバックすることにより、前記開口内に厚い絶縁
膜を形成し、少なくとも前記多層膜を構成するポリシリ
コン膜を除去し、前記厚い絶縁膜及び前記多層膜を構成
するシリコン窒化膜をマスクにして前記導電膜を選択酸
化して当該導電膜上に選択絶縁膜を形成し、前記シリコ
ン窒化膜を除去した後に前記選択絶縁膜をマスクにして
前記導電膜をパターニングしてフローティングゲートを
形成する工程であることを特徴とする。

【００２７】このような方法によれば、少なくともポリ
シリコン膜を含む多層膜（マスク膜）に開口を形成する
際に、当該開口が半導体基板に対してより垂直方向に立
設される。そのため、当該開口内に厚い絶縁膜を形成し
た際に、当該厚い絶縁膜の側面もより垂直方向に立設さ
れる。従って、この厚い絶縁膜をマスクにして導電膜を
パターニングすることで形成されるフローティングゲー
トは、適正なゲート長サイズとなる。

【００２８】また、前記ポリシリコン膜を除去し、多層
膜を構成するシリコン窒化膜をマスクに前記導電膜を選
択酸化して形成した選択絶縁膜をマスクにして当該導電
膜をパターニングすることで形成されるフローティング
ゲートは、その上部に尖鋭部が形成される。従って、こ
の尖鋭部に電界集中が起こり、より低い電圧でＦＮトン
ネル電流が流れ、効率的な消去動作が可能になる。

【００２９】

【発明の実施の形態】以下、本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法について図面を
参照しながら説明する。

【００３０】本発明の第１の実施形態に係る不揮発性半
導体記憶装置は、図４（ａ）に示すようにコントロール
ゲート１３がトンネル絶縁膜１１を介してフローティン
グゲート１０の側部に形成されて成ることを特徴とする
スプリットゲート型フラッシュメモリである。

【００３１】先ず、図１（ａ）に示すように一導電型、
例えばＰ型の半導体基板１上の所望位置にＬＯＣＯＳ
（local oxidation of silicon）法によりフィールド絶
縁膜（図示省略）を形成した後に、当該フィールド絶縁
膜以外の素子形成領域上に１０ｎｍ程度のゲート絶縁膜
２を形成し、当該ゲート絶縁膜２上に３００ｎｍ程度の
ポリシリコン膜３を形成し、当該ポリシリコン膜３にリ
ンドープを行うことで、導電化を図る。

【００３２】次に、前記ポリシリコン膜３上に５０ｎｍ
程度のシリコン窒化膜４、当該シリコン窒化膜４上に３
０ｎｍ程度のシリコン絶縁膜５、当該シリコン絶縁膜５
上に１０００ｎｍ程度のポリシリコン膜６から成る多層
膜が形成されている。そして、所定のパターニングが成
されたフォトレジスト膜７をマスクとして、ポリシリコ
ン膜６、シリコン絶縁膜５、シリコン窒化膜４を順次エ
ッチングし、ポリシリコン膜３上に開口８を形成する。

【００３３】本工程では、例えば前記フォトレジスト膜
７をマスクにして、ポリシリコン膜６を２０℃から８０
℃に設定した装置内にＣｌ₂ガスまたはＨＢｒガスを供
給することで開口させ、更にシリコン絶縁膜５を−２０
℃から１０℃に設定した装置内にＣＦ₄＋ＣＨＦ₃ガスを
供給することで、前記開口８を形成している。

【００３４】尚、本工程は本発明の特徴を為す工程であ
り、後述する厚い絶縁膜９を形成するための開口８を形
成する膜質を、従来のシリコン窒化膜に代えてポリシリ
コン膜を採用することで、当該ポリシリコン膜に形成す
る前記開口８の側壁が基板表面に対してより垂直方向と
なる。そのため、この開口８内に厚い絶縁膜９を形成し
た際に、当該厚い絶縁膜９の側面が従来に比してより垂
直方向に立設される。

【００３５】これは、シリコン窒化膜とポリシリコン膜
によるエッチングの違いによるもので、シリコン窒化膜
では従来例（図１０参照）で示したようにエッチング時
に形成する開口の側面が傾斜してしまうが、ポリシリコ
ン膜では、図１（ａ）に示すようにその開口８の側面が
半導体基板に対して比較的垂直方向に形成される。

【００３６】即ち、従来の（図１０に示す）ように厚い
絶縁膜２０４を形成するために必要な膜厚を有する厚い
シリコン窒化膜２２０に開口を形成すると、当該シリコ
ン窒化膜のエッチング工程が低温で処理されるため、開
口形成時にデポ物が開口の側壁に付着する確率が増え、
結果として開口上部が広がってしまっていたが、本発明
のように厚いシリコン窒化膜に代えて厚いポリシリコン
膜５を用いることで、当該ポリシリコン膜５のエッチン
グ処理温度がシリコン窒化膜のエッチング処理温度より
も高温であることで、開口８へのデポ物の付着する確率
が少なくなるため、開口８の側壁が基板表面に対してよ
り垂直方向に形成されることになる。

【００３７】尚、前記開口８を形成する際に、シリコン
窒化膜４をエッチングしているが、当該シリコン窒化膜
４の膜厚は、上記デポ物が付着するという問題に影響を
与えないように十分薄くしている。

【００３８】次に、図１（ｂ）に示すように、前記フォ
トレジスト膜７を除去した後に、前記ポリシリコン膜３
上の開口８を含む全面にＣＶＤ法により開口８が十分に
埋まる膜厚、例えば３００ｎｍ程度の絶縁膜を形成し、
当該絶縁膜を異方性エッチングによりエッチバックする
ことで、前記ポリシリコン膜６、シリコン絶縁膜５、シ
リコン窒化膜４の側壁に（開口８内に）厚い絶縁膜９を
形成する。

【００３９】続いて、図２（ａ）に示すように前記厚い
絶縁膜９をマスクにして、前記ポリシリコン膜６をＣＦ
₄＋Ｏ₂ガスを用いてエッチング除去する。

【００４０】更に、図２（ｂ）に示すように前記シリコ
ン絶縁膜５と、前記シリコン窒化膜４をＣＦ₄＋ＣＨＦ₃
ガスを用いてエッチング除去し、更にポリシリコン膜３
をＣｌ₂ガスまたはＨＢｒガスを用いてエッチングし
て、フローティングゲート１０を形成する。

【００４１】続いて、図３（ａ）に示すように基板全面
にＣＶＤ法により３０ｎｍ程度のトンネル絶縁膜１１を
形成する。尚、本工程では、ＣＶＤ法によりフローティ
ングゲート１０を被覆するＣＶＤ絶縁膜から成るトンネ
ル絶縁膜１１を形成しているが、本発明はこれに限定さ
れるものではなく、例えば基板全面を熱酸化すること
で、前記フローティングゲート１０を構成するポリシリ
コン膜の表面（側面）に熱酸化膜から成る絶縁膜を形成
するものであっても良い。更には、フローティングゲー
ト１０を被覆するようにＣＶＤ絶縁膜を形成した後に熱
酸化を行うものでも良く、熱酸化した後にＣＶＤ絶縁膜
を形成するもの、また熱酸化した後にＣＶＤ絶縁膜を形
成し、更に熱酸化するものであっても構わない。

【００４２】更に、図３（ｂ）に示すように基板全面に
５００ｎｍのポリシリコン膜を形成し、リンドープして
導電化を図った後に、当該ポリシリコン膜を異方性エッ
チングして、前記フローティングゲート１０上の厚い絶
縁膜９を中心にして、当該フローティングゲート１０の
両側にトンネル絶縁膜１１を介して後述するコントロー
ルゲート１３となるポリシリコン膜１２を形成する。

【００４３】続いて、図４（ａ）に示すように周知のホ
トリソグラフィー法によりフォトレジスト膜（図示省
略）をマスクにして前述したフローティングゲート１０
の両側に自己整合的に形成したポリシリコン膜１２の片
方をエッチング除去することにより、前記フローティン
グゲート１０及び厚い絶縁膜９の側部にトンネル絶縁膜
１１を介してコントロールゲート１３を形成する。

【００４４】このように本発明では、前述したようにフ
ローティングゲート１０上に自己整合的に形成した厚い
絶縁膜９の壁を使って、コントロールゲート１３を自己
整合的に形成する際に、当該厚い絶縁膜９を作るために
形成する開口８をより垂直方向に形成できるため、厚い
絶縁膜９の壁もより垂直方向に立設されるため、それを
マスクにフローティングゲート１０をパターニング形成
することで、適正なゲート長を得ることができ、従来に
比してゲート長が短くなり、微細化が図れる。

【００４５】図４（ｂ）はソース領域１４を共通とする
第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とを
示す断面図で、厚い絶縁膜９Ａ，９Ｂ、フローティング
ゲート１０Ａ，１０Ｂ及びコントロールゲート１３Ａ，
１３Ｂをマスクにして全面にリンイオン等のｎ型不純物
をイオン注入して、ｎ型のソース領域１４とｎ型のドレ
イン領域１５Ａ，１５Ｂを形成する。尚、本実施形態で
はソース領域１４、ドレイン領域１５Ａ，１５Ｂをシン
グルドレイン構造としているが、例えばリンイオンを注
入後、サイドウォールスペーサ膜等を介してヒ素イオン
等を注入して成る、いわゆるＬＤＤ構造としても良い。
更には、ソース領域１４の形成工程と、ドレイン領域１
５Ａ，１５Ｂの形成工程とを別工程で行うものであって
も構わず、適宜変更可能なものである。

【００４６】そして、全面を層間絶縁膜１６で被覆した
後に、前記ドレイン領域１５Ａ，１５Ｂ上にコンタクト
するコンタクト孔１７を形成し、当該コンタクト孔１７
を介してドレイン領域１５Ａ，１５Ｂにコンタクトする
金属配線１８（ドレイン領域１５Ｂ側は図示省略）を形
成する。

【００４７】最後に、図示した説明は省略するが、全面
にパッシベーション膜を形成して、本発明の不揮発性半
導体記憶装置が完成する。

【００４８】以下、本発明の第２の実施形態について図
面を参照しながら説明する。

【００４９】ここで、第２の実施形態の特徴は、図７
（ａ）に示すようにフローティングゲート２１の上部に
選択絶縁膜２０が形成され、当該選択絶縁膜２０の下部
のフローティングゲート２１の上部角部に尖鋭部２１ａ
が形成されていることである。

【００５０】これにより、コントロールゲート２４に高
電圧を印加して、フローティングゲート２１に蓄積され
た電子をコントロールゲート２４側に引き抜く（消去す
る）際に、この尖鋭部２１ａに、より電界が集中するこ
とで、第１の実施形態の構造に比して消去効率が向上す
る。

【００５１】ここで、第２の実施形態において、前述し
た第１の実施形態で説明した図１（ａ），（ｂ）及び図
２（ａ）までの工程は同等であるため、重複した説明を
避けるため、説明を省略する。即ち、図２（ａ）におい
て、開口８内に厚い絶縁膜９を形成した後に、当該厚い
絶縁膜９をマスクにして、前記ポリシリコン膜４をＣＦ
₄＋Ｏ₂ガスを用いてエッチング除去する。

【００５２】そして、前記シリコン絶縁膜５と前記厚い
絶縁膜９をフッ酸を用いてエッチングすることで、当該
厚い絶縁膜９を全体的に小型化させた厚い絶縁膜１９を
形成する。

【００５３】続いて、図５（ｂ）に示すように、前記シ
リコン窒化膜４をマスクに選択酸化して、ポリシリコン
膜３の上部に選択絶縁膜２０を形成する。そして、前記
シリコン窒化膜６をフッ酸とホット燐酸を用いて除去し
た後に、前記選択絶縁膜２０をマスクにしてポリシリコ
ン膜３を異方性エッチングし、フローティングゲート２
１を自己整合的に形成する。

【００５４】このとき、選択絶縁膜２０の形状を反映し
て前記フローティングゲート２１の上部角部には尖鋭部
２１ａが形成され、この尖鋭部２１ａで電界が集中し易
く、より低い電圧でＦＮトンネル電流が流れるため、フ
ローティングゲート２１に蓄積された電子が効率的に消
去される。

【００５５】そして、本実施形態では開口８が基板に対
してより垂直方向に形成されているため、その開口８内
に形成する厚い絶縁膜９（厚い絶縁膜１９）も垂直方向
に立設され、それをマスクに選択酸化して形成される選
択絶縁膜２０下部のフローティングゲート２１の尖鋭部
２１ａが鈍角になることがないため、より低い電圧で効
率的な消去動作が可能になる。

【００５６】更に、図６（ａ）に示すように前記フロー
ティングゲート２１を被覆するようにＣＶＤ法により３
０ｎｍ程度のトンネル絶縁膜２２を形成する。尚、本工
程では、ＣＶＤ法によりフローティングゲート２１を被
覆するＣＶＤ絶縁膜から成るトンネル絶縁膜２２を形成
しているが、本発明はこれに限定されるものではなく、
例えば基板全面を熱酸化することで、前記フローティン
グゲート２１を構成するポリシリコン膜の表面（側面）
に熱酸化膜から成る絶縁膜を形成するものであっても良
い。更には、フローティングゲート２１を被覆するよう
にＣＶＤ絶縁膜を形成した後に熱酸化を行うものでも良
く、熱酸化した後にＣＶＤ絶縁膜を形成するもの、また
熱酸化した後にＣＶＤ絶縁膜を形成し、更に熱酸化する
ものであっても構わない。

【００５７】次に、図６（ｂ）に示すように基板全面に
５００ｎｍのポリシリコン膜を形成し、リンドープして
導電化を図った後に、当該ポリシリコン膜を異方性エッ
チングして、前記フローティングゲート２１上の厚い絶
縁膜１９を中心にして、当該フローティングゲート２１
の両側にトンネル絶縁膜２２を介して後述するコントロ
ールゲート２４となるポリシリコン膜２３を形成する。

【００５８】続いて、図７（ａ）に示すように周知のホ
トリソグラフィー法によりフォトレジスト膜（図示省
略）をマスクにして前述したフローティングゲート２１
の両側に自己整合的に形成したポリシリコン膜２３の片
方をエッチング除去することにより、前記フローティン
グゲート２１側部にトンネル絶縁膜２２を介してコント
ロールゲート２４を形成する。

【００５９】このように本発明では、前述したようにフ
ローティングゲート２１上に自己整合的に形成した厚い
絶縁膜１９の壁を使って、コントロールゲート２４を自
己整合的に形成する際に、当該厚い絶縁膜１９を作るた
めに形成する開口８をより垂直方向に形成できるため、
厚い絶縁膜１９の壁もより垂直方向に立設されるため、
それをマスクにフローティングゲート２１をパターニン
グ形成することで、適正なゲート長が得られ、従来に比
してゲート長が短くなり、微細化が図れる。

【００６０】図７（ｂ）はソース領域２５を共通とする
第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とを
示す断面図で、厚い絶縁膜１９Ａ，１９Ｂ、フローティ
ングゲート２１Ａ，２１Ｂ及びコントロールゲート２４
Ａ，２４Ｂをマスクにして全面にリンイオン等のｎ型不
純物をイオン注入して、ｎ型のソース領域２５とｎ型の
ドレイン領域２６Ａ，２６Ｂを形成する。

【００６１】そして、全面を層間絶縁膜２７で被覆した
後に、前記ドレイン領域２６Ａ，２６Ｂ上にコンタクト
するコンタクト孔２８を形成し、当該コンタクト孔２８
を介してドレイン領域２６Ａ，２６Ｂにコンタクトする
金属配線２９（ドレイン領域２６Ｂ側は図示省略）を形
成する。

【００６２】最後に、図示した説明は省略するが、全面
にパッシベーション膜を形成して、本発明の不揮発性半
導体記憶装置が完成する。

【００６３】

【発明の効果】本発明によれば、フローティングゲート
を形成するためのパターニングマスクとなる厚い絶縁膜
の側面が半導体基板に対してより垂直方向に形成される
ため、当該厚い絶縁膜を用いてフローティングゲートを
形成することで、フローティングゲートのゲート長が必
要以上に長くなることがなく、微細化が図れる。また、
尖鋭部が鈍角になることがないため、より低い電圧で、
効率的な消去動作が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図２】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図３】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図４】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図５】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図６】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図７】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す断面図である。

【図８】従来例に係る不揮発性半導体記憶装置を示す断
面図である。

【図９】従来例に係る不揮発性半導体記憶装置を示す断
面図である。

【図１０】従来の課題を説明するための図である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して形
   成されたフローティングゲートと、前記フローティング
   ゲート上に形成された厚い絶縁膜と、前記フローティン
   グゲートの側面を被覆するトンネル絶縁膜と、前記フロ
   ーティングゲート及び厚い絶縁膜の側壁部に前記トンネ
   ル絶縁膜を介して形成されたコントロールゲートとを有
   する不揮発性半導体記憶装置の製造方法において、 前記フローティングゲートの形成工程が、半導体基板上
   に形成したゲート絶縁膜上に導電膜を形成し、 前記導電膜上に開口を有するマスク膜を形成し、 前記開口内に厚い絶縁膜を形成し、 前記マスク膜を除去し、前記厚い絶縁膜をマスクにして
   前記導電膜をパターニングしてフローティングゲートを
   形成する工程であることを特徴とする不揮発性半導体記
   憶装置の製造方法。
2. 【請求項２】 前記マスク膜は、少なくともシリコン窒
   化膜上にポリシリコン膜が積層された多層膜であること
   を特徴とする請求項１に記載の不揮発性半導体記憶装置
   の製造方法。
3. 【請求項３】 前記マスク膜は、少なくともシリコン窒
   化膜とシリコン絶縁膜とポリシリコン膜が積層された多
   層膜であることを特徴とする請求項１に記載の不揮発性
   半導体記憶装置の製造方法。
4. 【請求項４】 前記フローティングゲートの形成工程
   が、半導体基板上にゲート絶縁膜を介して導電膜を形成
   し、 前記導電膜上に少なくともシリコン窒化膜とポリシリコ
   ン膜が積層された多層膜を形成した後に当該多層膜に開
   口を形成し、 前記開口内に厚い絶縁膜を形成し、 少なくとも前記多層膜を構成するポリシリコン膜を除去
   し、前記厚い絶縁膜及び前記多層膜を構成するシリコン
   窒化膜をマスクにして前記導電膜を選択酸化し て当該導電膜上に選択絶縁膜を形成し、前記シリコン窒
   化膜を除去した後に前記選択絶縁膜をマスクにして前記
   導電膜をパターニングしてフローティングゲートを形成
   する工程であることを特徴とする請求項１に記載の不揮
   発性半導体記憶装置の製造方法。