KR20080027674A - 플래시 메모리 소자의 제조방법 - Google Patents
플래시 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20080027674A KR20080027674A KR1020060093113A KR20060093113A KR20080027674A KR 20080027674 A KR20080027674 A KR 20080027674A KR 1020060093113 A KR1020060093113 A KR 1020060093113A KR 20060093113 A KR20060093113 A KR 20060093113A KR 20080027674 A KR20080027674 A KR 20080027674A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- etching process
- oxide
- high dielectric
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 239000007789 gas Substances 0.000 claims description 18
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 9
- 239000011259 mixed solution Substances 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000004904 shortening Methods 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 소자 분리막을 포함한 반도체 기판 상부에 형성된 제1 폴리실리콘막, 제1 산화막, 고유전막, 제2 산화막으로 이루어진 유전체막, 제2 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 식각하여 게이트를 형성하는데, 이때, 고유전막을 식각하기 전에 아르곤(Ar) 이온 주입 공정을 실시하여 고유전막을 비정질화시킨 후 습식 식각 공정을 이용하여 고유전막을 식각함으로써 플로팅 게이트 측면에 고유전막의 일부가 잔류하는 것을 방지하여 안정적인 소자를 구현할 수 있다.
고유전막, Ａｌ₂Ｏ₃, 습식 식각, 비정질화, 아르곤(Ar) 이온 주입
Description
도 1은 본 발명이 적용되는 플래시 메모리 소자의 레이아웃도이다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 소자 분리막
108 : 유전체막 108a : 제1 산화막
108b : 고유전막 108c : 제2 산화막
110 : 제2 폴리실리콘막 112 : 텅스텐 실리사이드막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트 측면에 고유전막의 일부가 잔류하는 것을 방지하여 안정적인 소자를 구현하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적인 플래시 메모리 소자의 게이트 형성방법은 다음과 같다.
소정의 구조가 형성된 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 제1 폴리실리콘막, 유전체막, 컨트롤 게이트용 제2 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성한 후 텅스텐 실리사이드막 상부에 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 마스크로 사진 및 식각 공정을 실시하여 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막, 제1 폴리실리콘막을 순차적으로 식각하여 게이트를 형성한다.
그러나, 소자가 고집적화되어 감에 따라 셀 사이즈가 줄어들게 되어 유전체막의 캐패시턴스(capacitance) 값이 감소하게 된다. 이로 인하여 커플링 비(coupling ratio)가 감소하여 프로그램 속도 저하를 유발하게 된다.
또한, 소자가 고집적화될수록 커플링 비를 확보하기 위해 유전체막의 두께를 감소시켜야 한다. 그러나, 유전체막의 두께가 감소하면, 전하 누설 증가 및 보존(retention) 특성 감소를 가져와 소자의 특성을 저하시킨다.
상기의 문제점들을 해결하기 위해 최근 유전체막을 대체할 수 있는 새로운 물질로 유전율이 높은 고유전막을 이용한 산화막, 고유전막 및 산화막으로 이루어진 적층 구조의 유전체막 개발이 활발히 진행되고 있다.
그러나, 고유전막은 게이트 식각 공정시 인-시튜(in-situ)로 건식 식각 공정 을 적용할 경우, 고유전막이 질화막 또는 산화막에 비해 식각 속도가 현격히 떨어지게 된다. 이로 인하여 게이트 식각 공정시 플로팅 게이트 측면에 고유전막의 일부가 잔류하여 후속 공정 진행시 악영향을 미치게 되고, 소자의 특성 저하를 가져오게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트 측면에 고유전막의 일부가 잔류하는 것을 방지하여 안정적인 소자를 구현하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 워드 라인 영역이 정의된 마스크를 이용하여 플로팅 게이트 패턴이 형성된 반도체 기판 상부에 제1 산화막, 고유전막 및 제2 산화막으로 구성된 유전체막 및 컨트롤 게이트용 도전층을 순차적으로 형성하는 단계와, 제1 식각 공정을 실시하여 상기 컨트롤 게이트용 도전층 및 제2 산화막을 식각하는 단계와, 이온 주입 공정을 실시하여 상기 고유전막을 비정질화시키는 단계와, 제2 식각 공정을 실시하여 상기 비정질화된 고유전막을 식각하는 단계와, 제3 식각 공정을 실시하여 상기 제1 산화막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
상기에서, 상기 플로팅 게이트 패턴을 형성하는 단계는 상기 반도체 기판 상 부에 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 절연막을 형성하여 소자 분리막을 형성하는 단계를 더 포함한다.
상기 제1 및 제2 산화막은 CVD방식으로 형성한다.
상기 제1 및 제2 산화막은 700℃ 내지 900℃의 온도와 0.2Torr 내지 0.5Torr의 압력에서 DCS 및 N2O 가스를 이용하여 형성한다.
상기 고유전막은 ALD 방식을 이용하여 Al2O3로 형성한다.
상기 컨트롤 게이트용 도전층은 폴리실리콘막 및 텅스텐 실리사이드막의 적층구조로 형성한다.
상기 제1 식각 공정은 건식 식각 공정으로 실시한다.
상기 컨트롤 게이트용 도전층의 상기 텅스텐 실리사이드막은 NF3, Cl2, N2 및 O2 가스를 이용하여 식각하고, 상기 폴리실리콘막은 HBr 및 O2 가스를 이용하여 식각하며, 상기 제2 산화막은 CF4 가스를 이용하여 식각한다.
상기 이온 주입 공정은 5KeV 내지 10KeV의 이온 주입 에너지와 1E14 내지 3E15의 아르곤을 주입한다.
상기 제2 식각 공정은 습식 식각 공정으로 실시한다.
상기 비정질화된 고유전막은 H2SO4 대 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용하여 식각한다.
상기 제3 식각 공정은 건식 식각 공정으로 실시한다.
상기 제1 산화막을 식각한 후, 건식 식각 공정으로 상기 플로팅 게이트용 도전막을 식각하는 단계를 더 포함한다.
상기 제1 산화막은 CF4 가스를 이용하여 식각 공정을 실시하고, 상기 플로팅 게이트용 도전막은 HBr 및 O2 가스를 이용하여 식각 공정을 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1은 본 발명이 적용되는 플래시 메모리 소자의 레이아웃도이다.
도 1을 참조하면, 반도체 기판의 소정 영역에 소자분리막이 라인 형태로 형성되어 액티브 영역(a) 및 필드 영역(b)이 확정된다. 액티브 영역(a)의 소정 영역에는 터널 산화막 및 플로팅 게이트(c)가 형성된다. 그리고 플로팅 게이트(c)와 중첩되고, 액티브 영역(a) 및 필드 영역(b)과 교차하도록 컨트롤 게이트(d)가 형성된다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 컨트롤 게이트가 형성되지 않는 영역의 반도체 기판 및 소자 분리막 상부의 구조물들을 제거하는 공정을 설명하기 위해 도 1의 A-A라인을 절취한 상태의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104) 및 질화막(미도시)을 순차적으로 형성한 후, 사진 식각 공정으로 질화막(미도시), 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(미도시)를 형성한다. 트렌치(미도시)가 매립되도록 전체 구조 상부에 제1 절연막(미도시)을 형성한 후 질화막(미도시) 상부가 노출될 때까지 제1 절연막(미도시)을 연마하여 소자 분리막(106)을 형성한다. 이때, 제1 절연막(미도시)은 HDP 산화막을 이용하여 형성함이 바람직하다. 그런 다음, 질화막(미도시)을 제거한다. 소자 분리막(106)의 EFH(Effective Field Height)를 낮추기 위하여 소자 분리막(106)을 소정 두께 식각한다. 이때, 소자 분리막(106)의 표면이 제1 폴리실리콘막(104)의 표면보다 낮아지도록 한다. 소자 분리막(106)의 상부를 일부 식각함으로써 전체 구조의 표면이 요철 모양을 갖는다.
전체 구조 상부에 유전체막(108), 컨트롤 게이트용 제2 폴리실리콘막(110) 및 텅스텐 실리사이드막(112)을 순차적으로 형성한다. 이때, 유전체막(108)은 제1 산화막(108a), 고유전막(108b) 및 제2 산화막(108c)을 순차적으로 형성하는데, 제1 및 제2 산화막(108a 및 108c)은 화학 기상 증착(Chemical Vapor Deposition; CVD)방식을 이용하여 700℃ 내지 900℃의 온도와 0.2Torr 내지 0.5Torr의 압력에서 DCS(dichlorosilane) 및 N2O 가스를 이용하여 형성하고, 고유전막(108b)은 ALD(Atomic Layer Deposition)방식을 이용하여 Al2O3로 형성한다.
도 2b를 참조하면, 텅스텐 실리사이드막(112) 상부에 하드 마스크막을 형성 한 후 노광 및 현상 공정으로 식각하여 하드 마스크 패턴(미도시)을 형성한다. 그런 다음, 건식 식각 공정을 실시하여 하드 마스크 패턴, 텅스텐 실리사이드막(112), 제2 폴리실리콘막(110) 및 제2 산화막(108c)을 순차적으로 식각한다. 이때, 텅스텐 실리사이드막(112)은 NF3, Cl2, N2 및 O2 가스를 이용하여 제거하고, 제2 폴리실리콘막(110)은 HBr 및 O2 가스를 이용하여 제거하며, 제2 산화막(108c)은 CF4 가스를 이용하여 제거한다.
도 2c를 참조하면, 이온 주입 공정을 실시하여 고유전막(108b)을 비정질(amorphous)화 시킨다. 이때, 이온 주입 공정은 5KeV 내지 10KeV의 이온 주입 에너지와 1E14 내지 3E15의 아르곤(Ar)을 주입한다. 고유전막(108b)을 비정질화시킴으로써 후속 공정인 고유전막(108b) 습식 식각 공정시 식각 속도가 증가하여 공정 시간이 단축된다. 게다가, 공정 시간의 단축으로 인하여 플라즈마에 노출되는 시간이 작아지기 때문에 제1 폴리실리콘막(104) 측면에 비해 두께가 얇은 제1 폴리실리콘막(104) 상부가 손상을 받지 않는다.
도 2d를 참조하면, 식각 공정을 실시하여 비정질화된 고유전막(108b)을 제거한다. 이때, 비정질화된 고유전막(108b)은 H2SO4와 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용한 습식 시각 공정으로 제거한다. 습식 식각 공정시 H2SO4와 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용함으로써 유전체막(108)의 제1 산화막(108a)은 식각되지 않고 고유전막(108b)만 선택적으로 제거된다.
도 2e를 참조하면, 건식 식각 공정을 실시하여 제1 산화막(108a) 및 제1 폴리실리콘막(104)을 식각하여 게이트를 형성한다. 이때, 제1 산화막(108a)은 CF4 가스를 이용하여 제거하고, 제1 폴리실리콘막(104)은 HBr 및 O2 가스를 이용하여 제거한다.
상기와 같이, 고유전막(108b)을 비정질화시킴으로써 후속 공정인 고유전막(108b) 습식 식각 공정시 식각 속도가 증가하여 공정 시간이 단축된다. 게다가, 공정 시간의 단축으로 인하여 플라즈마에 노출되는 시간이 작아지기 때문에 제1 폴리실리콘막(104) 측면에 비해 두께가 얇은 제1 폴리실리콘막(104) 상부가 손상을 받지 않는다.
또한, 습식 식각 공정시 H2SO4와 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용함으로써 유전체막(108)의 제1 산화막(108a)은 식각되지 않고 고유전막(108b)만 선택적으로 제거된다.
또한, 아르곤(Ar) 이온 주입 공정과 습식 식각 공정을 이용하여 게이트를 형성함으로써 플로팅 게이트 측면에 고유전막(108b)의 일부가 잔류하는 것을 방지하여 안정적인 소자를 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 고유전막을 비정질화시킴으로써 고유전막 습식 식각 공정시 식각 속도가 증가하여 공정 시간이 단축된다.
둘째, 공정 시간의 단축으로 인하여 플라즈마에 노출되는 시간이 작아지기 때문에 제1 폴리실리콘막 측면에 비해 두께가 얇은 제1 폴리실리콘막 상부가 손상을 받지 않는다.
셋째, 습식 식각 공정시 H2SO4와 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용함으로써 유전체막의 제1 산화막은 식각되지 않고 고유전막만 선택적으로 제거할 수 있다.
넷째, 아르곤 이온 주입 공정과 습식 식각 공정을 혼합 사용하여 게이트를 형성함으로써 플로팅 게이트 측면에 고유전막의 일부가 잔류하는 것을 방지하여 안정적인 소자를 구현할 수 있다.
Claims (14)
- 워드 라인 영역이 정의된 마스크를 이용하여 플로팅 게이트 패턴이 형성된 반도체 기판 상부에 제1 산화막, 고유전막 및 제2 산화막으로 구성된 유전체막 및 컨트롤 게이트용 도전층을 순차적으로 형성하는 단계;제1 식각 공정을 실시하여 상기 컨트롤 게이트용 도전층 및 제2 산화막을 식각하는 단계;이온 주입 공정을 실시하여 상기 고유전막을 비정질화시키는 단계;제2 식각 공정을 실시하여 상기 비정질화된 고유전막을 식각하는 단계; 및제3 식각 공정을 실시하여 상기 제1 산화막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 플로팅 게이트 패턴을 형성하는 단계는상기 반도체 기판 상부에 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계; 및상기 트렌치가 매립되도록 절연막을 형성하여 소자 분리막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 및 제2 산화막은 CVD방식으로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 및 제2 산화막은 700℃ 내지 900℃의 온도와 0.2Torr 내지 0.5Torr의 압력에서 DCS 및 N2O 가스를 이용하여 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 고유전막은 ALD 방식을 이용하여 Al2O3로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 컨트롤 게이트용 도전층은 폴리실리콘막 및 텅스텐 실리사이드막의 적층구조로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 식각 공정은 건식 식각 공정인 플래시 메모리 소자의 제조방법.
- 제1항 또는 제6항에 있어서,상기 컨트롤 게이트용 도전층의 상기 텅스텐 실리사이드막은 NF3, Cl2, N2 및 O2 가스를 이용하여 식각하고, 상기 폴리실리콘막은 HBr 및 O2 가스를 이용하여 식각하며, 상기 제2 산화막은 CF4 가스를 이용하여 식각하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 이온 주입 공정은 5KeV 내지 10KeV의 이온 주입 에너지와 1E14 내지 3E15의 아르곤을 주입하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2 식각 공정은 습식 식각 공정인 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 비정질화된 고유전막은 H2SO4 대 H2O2를 2:1 내지 5:1의 비율로 혼합한 혼합 용액을 이용하여 식각하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제3 식각 공정은 건식 식각 공정인 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1 산화막을 식각한 후,건식 식각 공정으로 상기 플로팅 게이트용 도전막을 식각하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제13항에 있어서,상기 제1 산화막은 CF4 가스를 이용하여 식각 공정을 실시하고, 상기 플로팅 게이트용 도전막은 HBr 및 O2 가스를 이용하여 식각 공정을 실시하는 플래시 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060093113A KR20080027674A (ko) | 2006-09-25 | 2006-09-25 | 플래시 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060093113A KR20080027674A (ko) | 2006-09-25 | 2006-09-25 | 플래시 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080027674A true KR20080027674A (ko) | 2008-03-28 |
Family
ID=39414530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060093113A KR20080027674A (ko) | 2006-09-25 | 2006-09-25 | 플래시 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080027674A (ko) |
-
2006
- 2006-09-25 KR KR1020060093113A patent/KR20080027674A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100471575B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| US7052960B2 (en) | Method for manufacturing a flash memory device | |
| JP2006310749A (ja) | 半導体素子のトランジスタ製造方法 | |
| TWI798740B (zh) | 具有鰭式結構的半導體結構的製備方法 | |
| KR100567624B1 (ko) | 반도체 장치의 제조 방법 | |
| CN108010835B (zh) | 一种半导体器件及其制作方法、电子装置 | |
| KR100624089B1 (ko) | 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법 | |
| JP2006086486A (ja) | 不揮発性メモリ素子のゲート電極形成方法 | |
| KR20070118348A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR20080027674A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100554835B1 (ko) | 플래시 소자의 제조 방법 | |
| KR20070075092A (ko) | 플래시 메모리 소자의 제조방법 | |
| US7192883B2 (en) | Method of manufacturing semiconductor device | |
| KR20070090355A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20080000785A (ko) | 낸드 플래시 메모리 소자의 제조 방법 | |
| KR100854896B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100356481B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100721621B1 (ko) | 반도체 소자의 베리드 콘택 형성방법 | |
| KR100524464B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070025576A (ko) | 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 | |
| KR20080029021A (ko) | 트렌치의 형성 방법 | |
| KR20080089030A (ko) | 반도체 소자의 리세스 게이트 제조방법 | |
| KR20080038994A (ko) | 반도체 소자의 제조 방법 | |
| KR20060113269A (ko) | 리세스 게이트 공정을 이용한 반도체장치의 제조 방법 | |
| KR20050067822A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |