KR101033223B1 - 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 - Google Patents
전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 Download PDFInfo
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Abstract
본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 터널링층 위에 전하 트랩층을 형성하는 단계; 전하 트랩층 상에 산화 공정을 진행하여 전하 트랩층의 소정 두께를 산화막으로 전환시키면서 상기 전하 트랩층을 치밀화하는 단계; 산화 공정에서 형성된 산화막 및 전하 트랩층 상에 형성된 계면막을 제거하는 세정을 진행하는 단계; 세정이 진행된 전하 트랩층 위에 블록킹막을 형성하는 단계; 블록킹막 위에 차폐층을 형성하는 단계; 차폐층 위에 컨트롤게이트전극 및 저저항층을 형성하는 단계; 및 저항층, 컨트롤게이트전극, 차폐층, 블록킹막, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함한다.
전하 트랩층, 라디칼 산화, 동작 속도
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램 및 소거가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 이러한 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조에서 전하 트랩층을 포함하는 구조로 전환하고 있다. 전하 트랩층을 종래의 플로팅 게이트에 대체하여 전하를 저장하는 매질로 사용하게 되는데 이때 저장된 전하의 손실을 최소화하고, 게이트 쪽에서 들어오는 전하의 흐름을 제어하여 안정적인 소자를 만들고자 하는 노력이 진행되고 있다.
도 1은 종래의 전하 트랩층을 갖는 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 전하 트랩층을 갖는 불휘발성 메모리 소자는, 반도체 기판(100) 위에 터널링층(105), 전하 트랩층(110), 차폐층(115), 컨트롤게이트전 극(120) 및 저저항층(125)이 적층된 구조로 이루어진다. 이러한 구조의 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층(110) 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다. 도 1에 도시된 바와 같이, 불휘발성 메모리 소자에서 컨트롤게이트전극(120)과 전하 트랩층(110) 사이에 삽입된 차폐층(115)을 유전상수가 큰 물질로 전환하고, 컨트롤게이트전극(120)을 금속과 실리콘을 혼합하여 형성하고 있다. 이는 일함수(work function)의 차이를 극대화하여 소거 동작을 진행하는 과정에서 게이트로부터 유입되는 전하로 인해 소거 속도가 저하되는 것을 방지하기 위한 방법으로 전하트랩층(210)을 포함하는 불휘발성 메모리 소자를 제조하는데 있어 필수적으로 적용되고 있다. 그러나 전하 트랩층(210)과 차폐층(215)이 인접한 계면(interface)에 집중된 트랩(trap)이나 불안정한 계면상태에 의해서 안정적으로 프로그램 또는 소거 동작이 진행되지 않거나 전하 손실(charge loss)을 유발하여 메모리 소자로서의 구실을 할 수 없는 경우가 발생하는 문제 또한 유발되고 있다. 따라서 전하 트랩층(210)과 차폐층(215) 사이의 계면 특성을 개선하기 위한 여러 가지 방법들이 제시되고 있다. 그 중에 하나의 방법으로 차폐층(215) 위에 새로운 막을 형성하는 방법이 있다. 이러한 방법은 계면 특성에 대한 보상이 어느 정도 이루어지고 있기는 하지만, 물리적인 두께가 증가하면서 프로그램 또는 소거 동작이 느려지는 문제가 발생할 수 있다. 이에 따라 전하 트랩층(210)과 차폐층(215) 사이의 계면 특성을 향상시키면서 프로그램 또는 소거 동작이 느려지는 문제를 방지할 수 있는 방법이 요구된다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 상에 산화 공정을 진행하여 상기 전하 트랩층의 소정 두께를 산화막으로 전환시키면서 상기 전하 트랩층을 치밀화하는 단계; 상기 산화 공정에서 형성된 산화막 및 전하 트랩층 상에 형성된 계면막을 제거하는 세정을 진행하는 단계; 상기 세정이 진행된 전하 트랩층 위에 블록킹막을 형성하는 단계; 상기 블록킹막 위에 차폐층을 형성하는 단계; 상기 차폐층 위에 컨트롤게이트전극 및 저저항층을 형성하는 단계; 및 상기 저항층, 컨트롤게이트전극, 차폐층, 블록킹막, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 터널링층을 형성하는 단계 이전에 전처리 세정을 진행하는 단계를 더 포함하며, 상기 전처리 세정은 희석된 불산(HF) 용액 및 암모니아를 포함하는 세정 용액(SC-1)을 연속적으로 사용하여 진행하거나 50℃ 내지 125℃의 SC-1 세정 용액을 이용하여 진행한다.
상기 전하 트랩층은 300℃ 내지 650℃의 공정 온도를 유지하면서 실리콘 소스 및 질소 소스를 포함하는 증착 소스를 공급하여 50Å 내지 120Å의 두께로 형성하면서, 상기 실리콘 소스 및 질소 소스의 공급유량을 조절하여 상기 전하 트랩층 내의 실리콘 및 질소의 함량 비율을 1:1 내지 1:1.33의 범위로 유지하는 것이 바람직하다.
상기 전하 트랩층은 저압 분위기의 화학기상증착(LPCVD)방법 또는 플라즈마를 이용한 화학기상증착(PECVD)을 이용하여 형성한다.
상기 산화 공정은 750℃ 내지 950℃의 공정 온도에서 라디칼 산화(radical oxidation)방식을 이용하여 진행하며, 상기 라디칼 산화 방식은 산소(O2) 가스와 수소(H2) 가스를 튜브(tube) 내에서 직접 혼합하여 상기 전하 트랩층 상에 공급한다.
상기 세정을 진행하는 단계는, 상기 산화막 및 계면막 상에 인산(H3PO4) 용액 및 과산화수소(H2O2)의 혼합 용액 또는 인산(H3PO4) 용액 및 오존(O3)의 혼합 용액을 공급하여 1차 세정하는 단계; 및 상기 1차 제거 이후 연속적으로 희석된 불산(HF) 용액을 이용한 2차 세정을 수행하는 단계를 포함하며, 상기 2차 세정은 염화수소(HCl)를 더 포함하여 진행하는 것이 바람직하다.
상기 블록킹막은 박막 내 실리콘 및 질소 비율이 1:1.33 내지 1:2.0의 범위를 갖는 질소 함량이 높은 나이트라이드막으로 형성한다.
상기 차폐층은 알루미늄(Al)과 하프늄(Hf)을 혼합하여 HfAlO계 유전막으로 형성하면서 상기 차폐층 내 하프늄(Hf)의 함량이 알루미늄(Al)보다 더 많이 포함되도록 형성할 수 있고, 알루미늄옥사이드(Al2O3)막의 단일막으로 형성하거나, LaHfO, DyScO 및 HfAlO의 그룹에서 하나 이상의 박막을 혼합하여 적층한 적층막으로 형성할 수 있다.
상기 컨트롤게이트전극은 탄탈륨(Ta)계 또는 티타늄(Ti)계 금속막으로 형성 하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 8은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 위에 터널링층(205)을 형성한다. 먼저 반도체 기판(200) 상에 전처리 세정을 진행한다. 전처리 세정은 반도체 기판(200) 위에 형성된 자연 산화막 또는 미리 형성된 산화막을 제거하기 위해 진행한다. 여기서 전처리 세정은 희석된 불산(HF) 용액 및 암모니아를 포함하는 세정 용액(SC-1; Standard cleaning)을 연속적으로 사용하여 진행할 수 있다. 또는 고온, 예를 들어 50℃ 내지 125℃의 SC-1 세정 용액으로 전처리 세정을 진행한다. 이러한 전처리 세정은 유기 또는 무기 오염원을 제거하여 이후 형성될 터널링층의 막질 특성을 개선시킬 수 있다.
다음에 반도체 기판(200) 위에 터널링층(205)을 형성한다. 터널링층(205)은 750℃ 내지 950℃의 공정 온도에서 라디칼 산화(radical oxidation) 방법을 이용하여 산화막으로 40Å 내지 60Å의 두께로 형성한다. 터널링층(205)을 형성한 다음, 반도체 기판(200) 상에 아산화질소(N2O) 가스 또는 산화질소(NO) 가스 분위기에서 어닐 공정을 진행한다. 이러한 어닐 공정에 의해 터널링층(205) 내에 질소(nitrogen) 이온을 함유시켜 트랩 또는 결함을 최소화시킨다.
다시 도 2를 참조하면, 터널링층(205) 위에 전하 트랩층(210)을 형성한다. 전하 트랩층(210)은 실리콘나이트라이드(Silicon nitride)막으로 형성한다. 이 전하 트랩층(210)은 300℃ 내지 650℃의 공정 온도를 유지하면서 저압 분위기의 화학기상증착(LPCVD; Low pressure chemical vapor deposition)방법 또는 플라즈마를 이용한 화학기상증착(PECVD; Plasma enhanced chemical vapor deposition)을 이용하여 형성할 수 있다. 여기서 전하 트랩층(210)은 이후 진행할 공정 과정에서 손실될 두께를 감안하여 종래의 경우에 20Å 내지 100Å의 두께로 형성한 경우보다 충분히 두꺼운 두께, 예를 들어 50Å 내지 120Å의 두께로 형성한다. 이때 전하 트랩층(210)은 실리콘 소스 및 질소 소스를 포함하는 증착 소스를 공급하여 진행한다. 이때, 실리콘 소스 및 질소 소스의 공급 유량을 조절하여 전하 트랩층(210) 내의 실리콘 및 질소의 함량 비율을 1:1 내지 1:1.33의 범위로 유지한다. 전하 트랩층(210) 내의 실리콘 및 질소의 함량 비율을 종래의 전하 트랩층 내의 조성비인 1:1.33(Si:N)인 경우보다 같거나 약간 많이 함유하도록 형성하여 전하 트랩층(210) 내에 전반적으로 전하(charge)가 고르게 분포할 수 있는 물리적 환경을 제거한다.
도 3을 참조하면, 전하 트랩층(210) 상에 산화 공정을 진행하여 전하 트랩 층(210)의 소정 두께를 산화막(220)으로 전환한다. 구체적으로, 750℃ 내지 950℃의 고온의 공정 온도에서 라디칼 산화(radical oxidation)방식을 이용하여 전하 트랩층(210)의 10Å 내지 100Å의 두께를 산화막(220)으로 전환한다. 이와 같이 전하 트랩층(210)의 소정 두께를 산화막(220)으로 전환시키는 과정에서 공급된 산화 소스에 의해 전하 트랩층(210)과 산화막(220)이 인접하는 계면이 산화되어 계면막(215)이 형성될 수 있다.
여기서 일반적인 산화 방법인 습식 산화(wet oxidation) 방법은 국부적으로 산화막의 두께가 고르게 형성되지 않고, 산화를 진행하는 과정에서 하부구조에 영향을 미칠 수 있다. 이에 따라 산소(O2) 가스와 수소(H2) 가스를 튜브(tube) 내에서 직접 혼합하여 진행하는 고온 저압 산화방법인 라디칼 산화방식을 이용하여 전하 트랩층(210) 상에 원활한 산화 공정이 진행되도록 한다. 이와 같이 전하 트랩층(210)의 소정 두께를 산화막(220)으로 전환시키는 산화 공정에 의해 전하 트랩층(210)의 실리콘나이트라이드막의 막질을 치밀화시킬 수 있다. 구체적으로, 박막 내 실리콘 함량이 높은 전하 트랩층(210)은 풍부한 실리콘 함유량에 의해 보다 원활한 산화가 이루어지고, 실리콘 원자 이동(Si atomic migration)에 의한 치밀화가 더욱 세밀하게 진행되면서 전하 트랩층(210)의 밀도가 증가한다. 또한, 고온에서 산화를 진행하여 결함을 분산시키고 핀홀을 제거하여 전하 트랩층(210)의 특성을 개선할 수 있다. 이와 함께 증착 후 불안정한 계면의 안정화가 병행되는데, 전하 트랩층(210) 표면에 잔류하게 되는 트랩들이 산화 소스의 침투로 산화되면서 트랩 의 수를 감소시킬 수 있다.
도 4를 참조하면, 반도체 기판(200) 상에 형성된 산화막(220)과 전하 트랩층(210) 및 산화막(220) 사이에 산화된 계면막(215)을 제거한다. 보통 산화막을 그대로 사용하거나 질소(nitrogen)를 삽입시켜 새로운 막의 하나로 재활용하는 경우가 있으나 수소(hydrogen)의 함유량이 많아 산화막 특성이 저하될 우려가 있고, 지역별로 불균일한 산화가 유발될 소지가 있으므로 웨이퍼 균일도 개선 차원에서 제거하는 것이 바람직하다. 여기서 산화막(220)및 계면막(215)은 습식 세정을 이용하여 제거할 수 있다. 이때 습식 세정은 인산(H3PO4) 용액 및 과산화수소(H2O2)의 혼합 용액 또는 인산(H3PO4) 용액 및 오존(O3)의 혼합 용액으로 진행하여 유기 오염물 또는 금속계 불순물을 제거한다. 이후 연속적으로 산화막(220)을 제거하기 위해 희석된 불산(HF) 용액을 이용한 세정을 실시하는데 염화수소(HCl)를 더 포함하여 진행할 수도 있다. 염화수소(HCl)를 더 포함하여 진행할 경우에는 염소(Cl)를 포함한 세정 용액이 금속계 불순물을 제거하는데 용이하게 작용한다. 이러한 세정에 의해 산화막(220) 및 계면막(215)이 제거되면서 전하 트랩층(210)의 표면이 노출된다. 이때 전하 트랩층(210)의 두께는 초기에 증착된 두께보다 산화막(220) 및 계면막(215)의 두께만큼 감소한다.
도 5를 참조하면, 전하 트랩층(210) 위에 블록킹막(225)을 10Å 내지 30Å의 두께로 증착한다. 여기서 블록킹막(225)은 박막 내의 실리콘 및 질소 비율을 1:1.33 내지 1:2.0의 범위로 조성하여 종전의 조성비인 1:1.33(Si:N)보다 질소(nitrogen) 함량이 높은 나이트라이드막으로 형성한다. 이러한 블록킹막(225)은 고유전율을 갖는 나이트라이드막으로 형성하여 이후 형성될 차폐층의 보완막으로 사용하거나 전하 트랩층(210)에 트랩된 전하의 손실을 방지하는 역할을 한다. 이때, 상술한 산화막(220) 및 계면막(215)을 제거하는 습식 세정 이후 블록킹막(225)을 증착하기 전까지 지연 시간을 최소화하여 자연 산화막의 성장을 최소화하는 것이 바람직하다. 또한, 전하 트랩층(210) 증착 전 세정 공정을 인시츄(in-situ) 공정으로 진행하여 추가로 산화막이 성장하는 것을 방지할 수 있다. 한편, 전하 트랩층(210) 위에 추가로 형성하는 블록킹막(225)은 생략할 수도 있으나, 이후 형성될 차폐층의 보완막으로써 형성하는 것이 바람직하다.
도 6을 참조하면, 블록킹막(225) 위에 차폐층(230)을 50Å 내지 200Å의 두께로 형성한다. 차폐층(230)은 이후 형성될 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층(210)을 격리시켜 저장된 전하를 보존하는 역할을 한다. 이 차폐층(230)은 알루미늄(Al)과 하프늄(Hf)의 혼합형 재료를 형성하여 HfAlO 계통의 유전막을 형성하는데, 박막 내의 하프늄(Hf)의 함량이 알루미늄(Al)보다 더 많이 포함되도록 형성한다. 또는 알루미늄옥사이드(Aluminum oxide, Al2O3)막의 단일막으로 형성할 수 있다. 또한, 차폐층(230)은 LaHfO, DyScO 및 HfAlO의 그룹에서 하나 이상의 박막을 혼합하여 적층한 적층막으로 형성할 수도 있다. 여기서 차폐층(230)은 원자층 증착(ALD; Atomic Layer Deposition) 방법 또는 화학기상증착(CVD; Chemical vapor deposition)방법을 이용하여 증착할 수 있다.
다음에 차폐층(230)이 형성된 반도체 기판(200) 상에 열처리를 수행하여 박막의 결정화 또는 상변이를 유발하게 하여 공정 상수 값을 증가시키고 박막을 치밀화시킨다. 여기서 열처리는 800℃ 내지 1070℃의 온도에서 질소 가스 또는 산소 가스의 단일 가스 또는 하나 이상 혼합한 혼합 가스를 이용하여 진행한다.
도 7을 참조하면, 차폐층(230) 위에 컨트롤게이트전극(235) 및 저저항층(240)을 형성한다. 컨트롤게이트전극(235)은 반도체 기판(200)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(210) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 그리고 저저항층(240)은 컨트롤게이트전극(235)의 비저항을 낮추는 역할을 한다. 여기서 컨트롤게이트전극(235)은 전도도가 높은 물질로 형성한다. 이러한 컨트롤게이트전극(235)은 탄탈륨(Ta)계 또는 티타늄(Ti)계 금속막으로 형성할 수 있고, TiN, TaCN, TiON 및 TAOCN의 그룹에서 하나 이상의 물질을 혼합하여 형성할 수 있다.
그리고 컨트롤게이트전극(235)을 비저항을 감소시키는 저저항층(240)은 불순물, 예를 들어 p형 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 이때 도핑된 p형 불순물은 3E20atoms/㏄ 내지 5E20atoms/㏄의 농도로 유지한다.
도 8을 참조하면, 반도체 기판(200) 위에 적층된 막들을 패터닝하여 게이트 스택(275)을 형성한다. 먼저 게이트 스택(275)을 형성하기 이전에 반도체 기판(200) 상에 웰(well) 및 각종 문턱전압을 조절하는 이온주입을 실시하고, 셀 간 분리를 위한 STI(Shallow Trench Isolation) 공정을 진행한다. 다음에 저저항층(240) 위에 게이트 스택 형성영역을 정의하는 포토레지스트막 패턴(미도시함)을 형성한다. 다음에 이 포토레지스트막 패턴을 마스크로 하부 막들, 예를 들어 저저항층(240), 컨트롤게이트전극(235), 차폐층(230), 전하 트랩층(210) 및 터널링층(205)을 식각하여 게이트 스택(275)을 형성한다.
여기서 게이트 스택(275)은 저저항층 패턴(245), 컨트롤게이트전극 패턴(250), 차폐층 패턴(255), 블록킹 패턴(260), 전하 트랩층 패턴(265) 및 터널링층 패턴(270)을 포함하여 이루어진다. 다음에 비록 도면에 도시하지는 않았지만, 저온, 예를 들어 200℃ 내지 500℃의 온도에서 산화를 진행하거나 400℃ 내지 700℃의 온도에서 화학기상증착(CVD) 방법을 이용하여 산화막을 형성하여 게이트 스택(275)의 측면을 통한 전하 손실을 억제하고, 금속물질을 이용하는 박막의 이상산화를 방지한다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법은, 전하 트랩층과 차폐층 박막 사이에 보다 안정적이고 계면 친화적인 블록킹막(또는 표면처리)을 형성함으로써 소자의 신뢰성을 확보할 수 있다. 또한 전하 트랩층 표면에 산화 공정을 진행하여 산화막을 형성하여 전하 트랩층 내의 트랩을 재정돈하고, 표면을 안정화시킨 후에 이를 제거함으로써 기존의 프로그램 또는 소거 동작 속도를 유지하면서 데이터 보유 특성을 개선할 수 있다. 이러한 본 발명은 산화시에 가해지는 열 부담으로 전하 트랩층의 치밀화를 가속화하여 트랩 밀도의 양을 감소시키거나 트랩의 균일한 재분포를 진행하여 전하 손실 등은 최소화하면서 프로그램 또는 소거 동작 속도를 개선할 수 있다. 이와 함께 전하 트랩층에 진행하는 산화 공정에 의해 형성된 산화막 및 계면막은 후속 세정에서 제거함으로써 박막의 물리 적인 두께가 증가하는 것을 방지할 수 있다. 이에 따라 불휘발성 메모리 소자의 프로그램 및 소거 동작 속도가 감소하는 것을 방지하여 동일한 두께의 게이트 스택을 형성할 때보다 훨씬 더 우수한 프로그램 및 소거 동작 속도를 갖는다.
도 1은 종래의 전하 트랩층을 갖는 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
Claims (12)
- 반도체 기판 위에 터널링층을 형성하는 단계;상기 터널링층 위에 전하 트랩층을 형성하는 단계;상기 전하 트랩층 상에 산화 공정을 진행하여 상기 전하 트랩층의 소정 두께를 산화막으로 전환시키면서 상기 전하 트랩층을 치밀화하는 단계;상기 산화 공정에서 형성된 산화막 및 전하 트랩층 상에 형성된 계면막을 제거하는 세정을 진행하는 단계;상기 세정이 진행된 전하 트랩층 위에 블록킹막을 형성하는 단계;상기 블록킹막 위에 차폐층을 형성하는 단계;상기 차폐층 위에 컨트롤게이트전극 및 저저항층을 형성하는 단계; 및상기 저항층, 컨트롤게이트전극, 차폐층, 블록킹막, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 터널링층을 형성하는 단계 이전에 전처리 세정을 진행하는 단계를 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제2항에 있어서,상기 전처리 세정은 희석된 불산(HF) 용액 및 암모니아를 포함하는 세정 용액(SC-1)을 순차적으로 공급하여 진행하거나 50℃ 내지 125℃의 SC-1 세정 용액을 이용하여 진행하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 전하 트랩층은 300℃ 내지 650℃의 공정 온도를 유지하면서 실리콘 소스 및 질소 소스를 포함하는 증착 소스를 공급하여 50Å 내지 120Å의 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제4항에 있어서,상기 전하 트랩층은 상기 실리콘 소스 및 질소 소스의 공급유량을 조절하여 상기 전하 트랩층 내의 실리콘에 대한 질소의 막내 비율을 1:1 내지 1:1.33의 범위로 유지하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 전하 트랩층은 저압 분위기의 화학기상증착(LPCVD)방법 또는 플라즈마를 이용한 화학기상증착(PECVD)을 이용하여 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 산화 공정은 750℃ 내지 950℃의 공정 온도에서 라디칼 산화(radical oxidation)방식을 이용하여 진행하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제7항에 있어서,상기 라디칼 산화 방식은 산소(O2) 가스와 수소(H2) 가스를 튜브(tube) 내에서 직접 혼합하여 상기 전하 트랩층 상에 공급하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서, 상기 세정을 진행하는 단계는,상기 산화막 및 계면막 상에 인산(H3PO4) 용액 및 과산화수소(H2O2)의 혼합 용액 또는 인산(H3PO4) 용액 및 오존(O3)의 혼합 용액을 공급하여 1차 세정하는 단계; 및상기 1차 세정이 진행된 상기 산화막 및 계면막 상에 희석된 불산(HF) 용액을 이용한 2차 세정을 수행하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제9항에 있어서,상기 2차 세정은 염화수소(HCl)을 더 포함하여 진행하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 블록킹막은 박막 내 실리콘에 대한 질소의 비율이 1:1.33 내지 1:2.0의 범위를 갖는 질소 함량이 높은 나이트라이드막으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
- 제1항에 있어서,상기 컨트롤게이트전극은 탄탈륨(Ta)계 또는 티타늄(Ti)계 금속막으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 형성방법.
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