KR20090068001A - 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법은, 반도체 기판; 반도체 기판 위에 형성된 터널링층 패턴; 터널링층 패턴 위에 박막 내 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절하여 박막 내에 국부적으로 형성된 스토이키오메트릭 실리콘나이트라이드막을 포함하는 전하 트랩층 패턴; 전하 트랩층 위에 형성된 차폐층 패턴; 및 차폐층 패턴 위에 형성된 컨트롤게이트전극 패턴을 포함한다.
실리콘나이트라이드, 배치 타입, 증착 속도
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전하 트랩층의 조성을 조절하여 불휘발성 메모리 소자의 특성을 향상시킬 수 있는 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램(program) 및 소거(erase) 기능을 수행한다. 그런데, 최근 메모리 소자의 집적도가 높아짐에 따라 불휘발성 메모리 소자를 구성하는 새로운 셀 구조가 요구되고 있다. 이러한 새로운 셀 구조의 종류 가운데 하나로 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자가 있다.
전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 형성된 터널 링층(tunneling layer) 위에 전하 트랩층 및 차폐층(blocking layer)이 배치되고, 차폐층 위에 컨트롤게이트(control gate)가 배치된 구조로 이루어진다. 이러한 전하 트랩층을 갖는 불휘발성 메모리 소자는 터널링층 위에 배치된 막의 성질에 따라 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MANOS(Metal-Aluminium Nitride-Oxide-Semiconductor) 구조로 분류되고 있다. 여기서 SONOS 소자는 전하 트랩층(charge trapping layer)을 포함하며, MANOS 소자는 종래 게이트 공정에서 이용되어 왔던 실리콘을 대체하여 금속(metal)을 포함하여 형성된다. 이와 같은 구조로 형성된 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다.
도 1은 종래 기술의 SONOS 소자를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, SONOS 소자는 기판(100) 위에 터널링층(105), 전하 트랩층(110), 차폐층(115), 컨트롤게이트전극(120) 및 저저항층(125)이 적층된 구조로 이루어진다. 이러한 구조에서 전하 트랩층(110)은 일반적으로 나이트라이드막(nitride)을 이용하고 있다.
그런데 이 나이트라이드막으로 전하 트랩층(110)을 적용하는 경우, 나이트라이드막의 조성에 따라 불휘발성 메모리 소자의 프로그램 속도 또는 소거 속도가 달라질 수 있다. 즉, 나이트라이드막의 조성에 따라 프로그램 및 소거 속도는 빠른 반면, 데이터 보유(data retention) 특성이 저하되거나, 또는 데이터 보유 특성은 우수하나 프로그램 및 소거 속도가 느려지는 등 불휘발성 메모리 소자의 특성이 저 하될 수 있다. 이에 따라 프로그램 및 소거 속도를 상승시키면서 데이터 보유(data retention) 특성을 향상시킬 수 있는 방법이 요구된다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자는, 반도체 기판; 상기 반도체 기판 위에 형성된 터널링층 패턴; 상기 터널링층 패턴 위에 박막 내 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절하여 박막 내에 국부적으로 형성된 스토이키오메트릭 실리콘나이트라이드막을 포함하는 전하 트랩층 패턴; 상기 전하 트랩층 위에 형성된 차폐층 패턴; 및 상기 차폐층 패턴 위에 형성된 컨트롤게이트전극 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 나이트라이드 및 실리콘의 조성비는 최대 나이트라이드 및 실리콘 조성비와 최소 나이트라이드 및 실리콘 조성비의 차이가 0.1 내지 0.5 사이에서 형성되는 것이 바람직하다.
상기 나이트라이드 및 실리콘의 조성비는 나이트라이드(N) 및 실리콘(Si)이 1:1.0 내지 1:1.3의 조성비를 갖는 것이 바람직하다.
상기 전하 트랩층 패턴은 나이트라이드(N) 및 실리콘(Si)의 조성비가 1:1.3 내지 1:1.35의 조성비를 갖는 실리콘 리치 실리콘나이트라이드막 패턴을 더 포함할 수 있다.
상기 전하 트랩층 패턴을 20Å 내지 100Å의 두께로 형성하면서 상기 스토이키오메트릭 실리콘나이트라이드막은 10Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
상기 차폐층 패턴은 실리콘옥사이드(SiO2)막 또는 알루미늄산화(Al2O3)막을 포함하여 이루어지고, 상기 컨트롤게이트전극 패턴은 폴리실리콘막, 텅스텐실리사이드(WSix)막 또는 텅스텐나이트라이드(WN)막을 포함하여 이루어지는 것이 바람직하다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 상에 나이트라이드(N) 소스 및 실리콘(Si) 소스의 조성비를 조절하여 공급하면서 증착 속도를 느리게 진행하여 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 위에 차폐층 및 컨트롤게이트 전극층을 형성하는 단계; 및 상기 컨트롤게이트 전극층, 차폐층, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 전하 트랩층을 형성하는 단계는, 배치 타입(Batch typed)의 증착 장치를 이용하여 원자층 증착 방법 또는 화학적 기상증착 방법을 이용하여 형성하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는, 상기 터널링층 위에 조성비를 조절하지 않은 나이트라이드(N) 소스 및 실리콘(Si) 소스를 공급하면서 증착 속도를 느리게 진행하여 1차 전하 트랩층을 형성하는 단계; 및 상기 1차 전하 트랩층 위에 나이트라이드(N) 소스 및 실리콘(Si) 소스의 조성비를 조절하여 공급하면서 2차 전하 트랩층을 형성하는 단계를 포함하는 것이 바람직하다.
상기 2차 전하 트랩층을 형성하는 단계 이후에 조성비를 조절하지 않은 나이트라이드(N) 소스 및 실리콘(Si) 소스를 공급하면서 증착 속도를 느리게 진행하여 상기 2차 전하 트랩층 위에 3차 전하 트랩층을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 1차 전하 트랩층 및 2차 전하 트랩층의 증착 속도는 1Å/min 내지 5Å/min을 넘지 않도록 유지하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2는 본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자를 개략적으로 나타내보인 도면이다.
도 2를 참조하면, 본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자는, 반도체 기판(200)과, 반도체 기판(200) 위에 형성된 터널링층 패턴(205)과, 터널링층 패턴(205) 위에 실리콘(Si) 및 나이트라이드(N)의 조성비를 조절한 1차 실리콘나이트라이드막(215)을 포함하여 형성된 전하 트랩층 패턴(225)과, 전하 트랩층 패턴(225) 위에 형성된 차폐층 패턴(230) 및 차폐층 패턴(230) 위에 형성된 컨트롤게이트전극 패턴(235)을 포함하는 게이트 스택(245)으로 이루어진다. 여기서 터널링층 패턴(205)은 산화막, 예를 들어 실리콘옥사이드(SiO2)막을 포함하여 적어도 20Å의 두께로 이루어진다.
터널링층 패턴(205) 위에 형성된 전하 트랩층 패턴(225)은, 실리콘나이트라이드막(SixNy)을 포함하여 형성할 수 있다. 여기서 전하 트랩층 패턴(225)은 박막 내의 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절한(composition modulated) 1차 실리콘나이트라이드막(215)을 포함하여 형성되어 있다. 여기서 1차 실리콘나이트라이드막(215)은 나이트라이드(N) 및 실리콘(Si)이 1:1.0 내지 1:1.3의 조성비로 혼합되어 있다. 여기서 1차 실리콘나이트라이드막(215)은 실리콘나이트라이드막의 나이트라이드(N) 및 실리콘(Si)의 최대 조성비(maximum N/Si)와 최소 조성비(minimum N/Si) 사이의 차이가 0.1 내지 0.5 사이에서 형성되는 것이 바람직하다.
이때, 1차 실리콘나이트라이드막(215)은 박막 내의 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절하지 않은(composition unmodulated) 2차 실리콘나이트라이드막(210, 220)을 더 포함하여 이루어질 수 있다. 이러한 2차 실리콘나이트라이드막(210, 220)은 박막 내의 나이트라이드(N) 및 실리콘(Si)이 1:1.3 내지 1:1.35의 조성비로 혼합되어 있다. 여기서 2차 실리콘나이트라이드막(210, 220)은 실리콘나이트라이드막의 나이트라이드(N)와 실리콘(Si)의 최대 조성비(maximum Si/N)와 최소 조성비(minimum Si/N) 사이의 차이가 0.1을 넘지 않는다.
이러한 전하 트랩층 패턴(225)은 1차 실리콘나이트라이드막(215)의 단일막 구조로 형성할 수 있다. 이 경우, 전하 트랩층 패턴(225)은 20Å 내지 100Å의 두께로 형성한다. 또한, 전하 트랩층 패턴(225)은 1차 실리콘나이트라이드막(215) 또 는 2차 실리콘나이트라이드막(210, 220)이 적층된 구조로 형성할 수도 있다. 예를 들어, 터널링층 패턴(205) 위에 1차 실리콘나이트라이드막(215) 및 2차 실리콘나이트라이드막(210, 220)이 순차적으로 적층된 이중막 구조로 형성할 수 있다. 또한, 터널링층 패턴(205) 위에 하부 2차 실리콘나이트라이드막(210), 1차 실리콘나이트라이드막(215) 및 상부 2차 실리콘나이트라이드막(220)이 적층된 다층막 구조로 형성할 수도 있다. 이때, 전하 트랩층 패턴(225)을 이중 막 구조로 형성하는 경우, 2차 실리콘나이트라이드막(220)은 10Å 내지 50Å의 두께로 형성한다. 또한, 전하 트랩층 패턴(225)을 삼중 막으로 형성할 경우에는, 하부 2차 실리콘나이트라이드막(210)은 10Å 내지 30Å의 두께로 형성하고, 상부 2차 실리콘나이트라이드막(220)은 10Å 내지 50Å의 두께로 형성한다.
다음에 전하 트랩층 패턴(225) 위에 형성된 차폐층 패턴(230)은 실리콘옥사이드(SiO2)막 또는, 고유전율을 갖는 금속계 절연물질, 예를 들어 알루미늄산화막(Al2O3)을 포함하여 이루어진다. 그리고 차폐층 패턴(230) 위에 형성된 컨트롤게이트전극 패턴(235)은 폴리실리콘막 또는 금속막을 포함하여 이루어진다. 여기서 폴리실리콘막은 불순물, 예를 들어, n형 불순물이 주입된 폴리실리콘막으로 형성하며, n형 불순물은 1E19 atom/㎤ 내지 5E20 atom/㎤의 농도로 주입하여 게이트 공핍 효과가 최소화되도록 한다. 아울러 컨트롤게이트전극 패턴(235)을 금속막으로 형성할 경우에는, 금속 물질의 일함수(work function)가 4.5eV 이상 되는 물질을 이용하는 것이 바람직하다. 이러한 컨트롤게이트전극 패턴(235)을 형성한 다음 게이트 전극의 비저항을 낮추기 위해 텅스텐(W)막, 텅스텐나이트라이드(WN)막 또는 텅스텐실리사이드(WSi)막을 포함하는 저저항층(미도시함)을 추가로 형성할 수도 있다.
이러한 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법을 도면을 참조하여 설명하기로 한다.
도 3 내지 도 10은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 3을 참조하면, 반도체 기판(300) 상에 터널링층(305)을 형성한다. 터널링층(305)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 이후 형성될 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이러한 터널링층(305)은 열산화(thermal oxidation) 방법 또는 라디칼 산화(radical oxidation) 방법을 이용하여 적어도 20Å의 두께로 형성한다.
도 4 및 도 5를 참조하면, 터널링층(305) 위에 전하 트랩층(310)을 형성한다. 여기서 도 5는 도 4의 전하 트랩층(310)의 일부분을 확대하여 나타내보인 도면이다. 전하 트랩층(310)은 터널링층(305)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다.
이러한 전하 트랩층(310)은 도 5에 도시한 바와 같이, 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절한 비정질(amorphous) 1차 실리콘나이트라이드막(315)을 포함하여 형성한다. 여기서 1차 실리콘나이트라이드막(315)은 박막 내의 실리콘(Si) 및 나이트라이드(N)를 1:1.0 내지 1:1.3의 조성비로 혼합하여 형성한다. 구 체적으로, 터널링층(305)이 형성된 반도체 기판(300)을 증착 챔버에 배치한다. 다음에 증착 챔버 내에 실리콘(Si) 소스 및 나이트라이드(N) 소스를 공급하되, 1Å/min 내지 5Å/sec의 증착 속도를 유지하면서 증착한다. 여기서 1차 실리콘나이트라이드막(315)을 증착하는 증착 장비는 배치 타입(batch type)의 퍼니스(furnace) 방식을 이용하여 증착한다.
실리콘나이트라이드막은 박막 내의 실리콘(Si) 및 나이트라이드(N)의 조성비에 따라 스토이키오메트릭 실리콘나이트라이드(Stoichiometric silicon nitride)막 또는 실리콘 리치 실리콘 나이트라이드(Silicon rich silicon nitride)막으로 분류된다. 전하 트랩층(310)으로 실리콘 리치 실리콘나이트라이드막의 단일막을 적용하면, 불휘발성 메모리 소자의 프로그램 및 소거 속도는 빠른 반면, 데이터 보유(data retention) 특성이 저하될 수 있다. 이에 스토이키오메트릭 실리콘나이트라이드막의 단일막을 적용하게 되면, 데이터 보유 특성은 우수하나 프로그램 및 소거 속도가 느려지고, 특히 소거 속도가 느려지는 단점이 있다. 이에 데이터 보유 특성이 우수하면서 프로그램 및 소거 속도를 향상시킬 수 있는 전하 트랩층(310)이 요구된다.
실리콘 리치 실리콘나이트라이드(Silicon rich- silicon nitride)는 열역학적으로 준안정(meta stable) 상태이다. 이 실리콘 리치 실리콘나이트라이드막은 증착 챔버 내에 공급되는 나이트라이드 소스 및 실리콘 소스의 공급비를 조절하여 박막 내의 조성비를 조절할 수 있다. 그러나 일반적인 분석 방법을 통해 얻어지는 조성은 평균 조성이며, 증착 속도를 다르게 하면 같은 조성이라도 박막 내에 마이크 로 조성(micro composition)의 변동(fluctuation)이 일어날 수 있도록 할 수 있다.
구체적으로, 싱글 웨이퍼(single wafer) 타입의 증착 방식과 같이 증착 속도가 빠른 경우, 열역학적으로 안정적인 조성, 예를 들어 스토이키오메트릭 실리콘나이트라이드막에 도달하도록 원자(atom)들이 확산하거나 가스 상(gas phase)으로부터 부족한 질소(nitrogen)를 공급받을 충분한 시간이 없기 때문에 준안정상태인 실리콘 리치 상(silicon rich phase)이 그대로 굳어진다.
이에 대하여, 배치 타입(batch type)과 같이 증착 속도가 매우 느린 증착 방법을 이용하여 비정질 실리콘나이트라이드막을 증착하면, 가스 공급비를 실리콘 리치 실리콘나이트라이드가 형성되도록 조정하여도, 증착 속도가 매우 느리기 때문에 증착하는 과정에서 원자(atom)의 표면 확산이나 가스 상으로부터 질소 이온이 접착될 시간이 충분하게 주어진다. 이 경우, 박막 내에 균일한 실리콘 비율이 높은(Silicon rich) 조성보다는 국부적으로 열역학적으로 안정한 상태인 스토이키오메트릭 실리콘나이트라이드(stoichiometric silicon nitride)막이 형성되어 결과적으로 조성비가 조절된 박막을 형성할 수 있다. 이때 박막 내의 조성 변동(composition fluctuation) 정도는 증착 속도, 온도, 주입 가스 조성비의 조절에 의해 조절이 가능하다. 이러한 전하 트랩층(310)은 원자층 증착(ALD; Atomic Layer Deposition)방법 또는 화학기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 형성할 수 있다.
다시 도 5를 참조하면, 전하 트랩층(310)은 1차 실리콘나이트라이드막(315)의 단일막 구조로 형성할 수 있다. 또한, 전하 트랩층(310)은 1차 실리콘나이트라 이드막(315)과 2차 실리콘나이트라이드막(320)이 적층된 구조로 형성할 수도 있다. 예를 들어, 터널링층(305, 도 4참조) 위에 1차 실리콘나이트라이드막(215) 및 2차 실리콘나이트라이드막(320)이 순차적으로 적층된 이중막 구조로 형성할 수 있다. 또는, 터널링층(305) 위에 하부 2차 실리콘나이트라이드막(320), 1차 실리콘나이트라이드막(315) 및 상부 2차 실리콘나이트라이드막(320)이 적층된 다층막 구조로 형성할 수도 있다. 이와 같이 증착 속도를 조절하여 박막 내 실리콘(Si) 및 나이트라이드(N)의 조성을 조절한 실리콘나이트라이드막을 포함하는 전하 트랩층(310)은 박막 내에 국부적으로 스토이키오메트릭 실리콘나이트라이드 및 실리콘 리치 나이트라이드 성질이 함께 존재한다.
구체적으로, 도 6 및 도 7을 참조하면, 일반적인 싱글 웨이퍼 타입의 증착 장비를 이용하여 전하 트랩층을 형성할 경우, 도 6에 도시한 바와 같이, 실리콘 기판과 평행한 방향인 x 방향으로 전하 트랩층의 조성비는 모두 동일하게 이루어진다. 즉, 스토이키오메트릭 실리콘나이트라이드막(400)의 상,하에 실리콘 리치 나이트라이드막(405, 410)을 적층하는 경우, 이 박막들의 실리콘 및 나이트라이드의 조성비는 도 6의 (a) 내지 (c)에 도시한 바와 같이, 1 또는 1.33으로 일정하게 이루어진다.
이에 대하여 도 7의 (a)를 참조하면, 배치 타입의 증착 장비에서 증착 속도를 조절하여 형성한 실리콘나이트라이드막은 국부적으로 스토이키오메트릭 실리콘나이트라이드 및 실리콘 리치 나이트라이드 조성이 함께 존재한다. 이에 따라 실리콘 기판과 평행한 방향인 x 방향으로 균일한 하나의 조성이 아닌 스토이키오메트릭 실리콘나이트라이드 및 실리콘 리치 나이트라이드 조성이 함께 존재하는 것을 확인할 수 있다. 그리고 실리콘나이트라이드막을 복수의 층으로 형성하는 경우, 상술한 조성비를 조절한 실리콘나이트라이드막(315) 및 도 7의 (b)의 조성비가 일정한 실리콘나이트라이드막(320)을 함께 적용할 수 있다.
도 8을 참조하면, 전하 트랩층(310) 위에 고유전율을 갖는 물질을 증착하여 차폐층(325)을 형성한다. 차폐층(325)은 전하 트랩층(310)으로부터 후속 형성될 컨트롤게이트전극 쪽으로 전하가 이동하는 것을 차단하는 역할을 하며, 셀의 동작 속도를 향상시키기 위하여 고유전물질로 형성하는 것이 바람직하다. 이러한 차폐층(325)은 화학기상증착(CVD; Chemical vapor deposition)방법을 이용하여 산화막으로 형성할 수 있다. 또는, 고유전율을 갖는 금속계 절연물질, 예를 들어 알루미늄산화막(Al2O3)을 포함하여 형성할 수도 있다. 여기서 차폐층(325)은 50Å 내지 300Å의 두께로 형성한다. 차폐층(325)을 형성한 다음에 반도체 기판(300) 상에 급속열처리(RTP; Rapid Thermal Process)를 진행하여 차폐층(325)의 막질을 치밀화(densify)시킨다.
도 9를 참조하면, 차폐층(325) 위에 컨트롤게이트전극(330)을 형성한다. 컨트롤게이트전극(330)은 반도체 기판(300)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(310) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 컨트롤게이트전극(300)은 폴리실리콘막 또는 금속막, 예를 들어 텅스텐(W)막으로 형성할 수 있다. 여기서 폴리실리콘막은 불순물, 예를 들어, n형 불순물이 주입된 폴리실리콘막으로 형성하며, n형 불순물은 1E19 atom/㎤ 내지 5E20 atom/㎤의 농도로 주입하여 게이트 공핍 효과가 최소화되도록 한다. 아울러 컨트롤게이트전극(330)을 금속막으로 형성할 경우에는, 금속 물질의 일함수(work function)가 4.5eV 이상 되는 물질을 이용하는 것이 바람직하다. 이러한 컨트롤게이트전극(330)을 형성한 다음 게이트 전극의 비저항을 낮추기 위해 텅스텐(W)막, 텅스텐나이트라이드(WN)막 또는 텅스텐실리사이드(WSi)막을 포함하는 저저항층(미도시함)을 추가로 형성할 수도 있다. 다음에 컨트롤게이트전극(330) 위에 게이트 스택 형성영역을 설정하는 마스크막 패턴(330)을 형성한다.
도 10을 참조하면, 마스크막 패턴(330)을 마스크로 컨트롤게이트전극(330) 내지 터널링층(305)을 패터닝하여 게이트 스택(360)을 형성한다. 게이트 스택은 터널링층 패턴(355), 전하트랩층 패턴(350), 차폐층 패턴(345) 및 컨트롤게이트전극 패턴(340)을 포함하여 이루어진다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법은, 배치 타입의 증착 장비를 이용하면서 증착 속도를 조절하여 전하 트랩층을 형성하면서 상기 전하 트랩층 내에 국부적으로 스토이키오메트릭 실리콘나이트라이드 및 실리콘 리치 실리콘나이트라이드 조성을 함께 형성되도록 한다. 이에 따라 불휘발성 메모리 소자의 프로그램 및 소거 속도를 향상시키면서 데이트 유지 특성을 향상시킬 수 있다.
도 1은 종래 기술의 SONOS 소자를 개략적으로 나타내보인 도면이다.
도 2는 본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자를 개략적으로 나타내보인 도면이다.
도 3 내지 도 10은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
Claims (17)
- 반도체 기판;상기 반도체 기판 위에 형성된 터널링층 패턴;상기 터널링층 패턴 위에 박막 내 나이트라이드(N) 및 실리콘(Si)의 조성비를 조절하여 박막 내에 국부적으로 형성된 스토이키오메트릭 실리콘나이트라이드막을 포함하는 전하 트랩층 패턴;상기 전하 트랩층 위에 형성된 차폐층 패턴; 및상기 차폐층 패턴 위에 형성된 컨트롤게이트전극 패턴을 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 터널링층 패턴은 산화막을 포함하여 이루어지는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 나이트라이드 및 실리콘의 조성비는 최대 나이트라이드 및 실리콘 조성비와 최소 나이트라이드 및 실리콘 조성비의 차이가 0.1 내지 0.5 사이에서 형성되는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 나이트라이드 및 실리콘의 조성비는 나이트라이드(N) 및 실리콘(Si)이 1:1.0 내지 1:1.3의 조성비를 갖는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 전하 트랩층 패턴은 나이트라이드(N) 및 실리콘(Si)의 조성비가 1:1.3 내지 1:1.35의 조성비를 갖는 실리콘 리치 실리콘나이트라이드막 패턴을 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 전하 트랩층 패턴을 20Å 내지 100Å의 두께로 형성하면서 상기 스토이키오메트릭 실리콘나이트라이드막은 10Å 내지 50Å의 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 차폐층 패턴은 실리콘옥사이드(SiO2)막 또는 알루미늄산화(Al2O3)막을 포함하여 이루어지는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 컨트롤게이트전극 패턴은 폴리실리콘막, 텅스텐실리사이드(WSix)막 또는 텅스텐나이트라이드(WN)막을 포함하여 이루어지는 전하 트랩층을 갖는 불휘발성 메모리 소자.
- 반도체 기판 위에 터널링층을 형성하는 단계;상기 터널링층 상에 나이트라이드(N) 소스 및 실리콘(Si) 소스의 조성비를 조절하여 공급하면서 증착 속도를 느리게 진행하여 전하 트랩층을 형성하는 단계;상기 전하 트랩층 위에 차폐층 및 컨트롤게이트 전극층을 형성하는 단계; 및상기 컨트롤게이트 전극층, 차폐층, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 전하트랩층은 20Å 내지 100Å의 두께로 증착하는 경우, 증착 속도는 1Å/min 내지 5Å/min을 넘지 않도록 유지하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 전하 트랩층을 형성하는 단계는, 배치 타입(Batch typed)의 증착 장치를 이용하여 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 전하 트랩층은 원자층 증착 방법 또는 화학적 기상증착 방법을 이용하여 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 나이트라이드(N) 소스 및 실리콘(Si) 소스는 상기 나이트라이드(N) 및 실리콘(Si)이 1:1.0 내지 1:1.3의 조성비로 혼합하여 공급하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서, 상기 전하 트랩층을 형성하는 단계는,상기 터널링층 위에 조성비를 조절하지 않은 나이트라이드(N) 소스 및 실리콘(Si) 소스를 공급하면서 증착 속도를 느리게 진행하여 1차 전하 트랩층을 형성하는 단계; 및상기 1차 전하 트랩층 위에 나이트라이드(N) 소스 및 실리콘(Si) 소스의 조성비를 조절하여 공급하면서 2차 전하 트랩층을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제14항에 있어서,상기 2차 전하 트랩층을 형성하는 단계 이후에 조성비를 조절하지 않은 나이 트라이드(N) 소스 및 실리콘(Si) 소스를 공급하면서 증착 속도를 느리게 진행하여 상기 2차 전하 트랩층 위에 3차 전하 트랩층을 형성하는 단계를 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제14항에 있어서,상기 1차 전하 트랩층 및 2차 전하 트랩층의 증착 속도는 1Å/min 내지 5Å/min을 넘지 않도록 유지하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 차폐층은 실리콘옥사이드(SiO2)막 또는 알루미늄산화(Al2O3)막을 포함하여 이루어지고, 상기 컨트롤게이트전극은 폴리실리콘막, 텅스텐실리사이드(WSix)막 또는 텅스텐나이트라이드(WN)막을 포함하여 이루어지는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
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