KR20090102420A - 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 - Google Patents

전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법

Info

Publication number
KR20090102420A
KR20090102420A KR1020080027858A KR20080027858A KR20090102420A KR 20090102420 A KR20090102420 A KR 20090102420A KR 1020080027858 A KR1020080027858 A KR 1020080027858A KR 20080027858 A KR20080027858 A KR 20080027858A KR 20090102420 A KR20090102420 A KR 20090102420A
Authority
KR
South Korea
Prior art keywords
charge trap
layer
trap layer
memory device
primary
Prior art date
Application number
KR1020080027858A
Other languages
English (en)
Inventor
이기홍
피승호
박기선
황선환
김용탑
신성철
이영욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080027858A priority Critical patent/KR20090102420A/ko
Publication of KR20090102420A publication Critical patent/KR20090102420A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 터널링층 상에 실리콘 리치 실리콘 나이트라이드막을 포함하는 1차 전하 트랩층을 형성하는 단계; 1차 전하 트랩층 위에 실리콘 리치 실리콘 나이트라이드막을 포함하는 2차 전하 트랩층을 형성하는 단계; 2차 전하 트랩층 위에 스토이키오메트릭 실리콘 나이트라이드막을 포함하는 3차 전하 트랩층을 형성하여, 1차, 2차 및 3차 전하 트랩층이 적층된 구조의 전하 트랩층을 형성하는 단계; 및 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함한다.

Description

전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법{The method for manufacturing non-volatile memory device having charge trap layer}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리 소자의 데이터 보유 특성 및 소거 특성을 향상시킬 수 있는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램(program) 및 소거(erase) 기능을 수행한다. 그런데, 최근 메모리 소자의 집적도가 높아짐에 따라 불휘발성 메모리 소자를 구성하는 새로운 셀 구조가 요구되고 있다. 이러한 새로운 셀 구조의 종류 가운데 하나로 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자가 있다.
전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 형성된 터널링층(tunneling layer) 위에 전하 트랩층 및 차폐층(blocking layer)이 배치되고, 차폐층 위에 컨트롤게이트(control gate)가 배치된 구조로 이루어진다. 이러한 전하 트랩층을 갖는 불휘발성 메모리 소자는 터널링층 위에 배치된 막의 성질에 따라 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MANOS(Metal-Aluminium Nitride-Oxide-Semiconductor) 구조로 분류되고 있다. 이와 같은 구조로 형성된 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다.
도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 불휘발성 메모리 소자는 기판(100) 위에 터널링층(105), 전하 트랩층(110), 차폐층(115), 컨트롤게이트전극(120) 및 저저항층(125)이 적층된 구조로 이루어진다. 그런데 이러한 구조에서 전하 트랩층(110)을 구성하는 물질에 따라 불휘발성 메모리 소자의 프로그램 속도 또는 소거 속도가 달라질 수 있다. 즉, 전하 트랩층을 구성하는 물질에 따라 프로그램 및 소거 속도는 빠른 반면, 데이터 보유(data retention) 특성이 저하될 수 있다. 또는 데이터 보유 특성은 우수하나 프로그램 및 소거 속도가 느려지는 등 불휘발성 메모리 소자의 특성이 저하될 수 있다. 이에 따라 전하 트랩층을 구성하는 물질을 조절하여 프로그램 및 소거 속도를 상승시키면서 데이터 보유(data retention) 특성을 향상시킬 수 있는 방법이 요구된다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 상에 실리콘 리치 실리콘 나이트라이드막을 포함하는 1차 전하 트랩층을 형성하는 단계; 상기 1차 전하 트랩층 위에 실리콘 리치 실리콘 나이트라이드막을 포함하는 2차 전하 트랩층을 형성하는 단계; 상기 2차 전하 트랩층 위에 스토이키오메트릭 실리콘 나이트라이드막을 포함하는 3차 전하 트랩층을 형성하여, 상기 1차, 2차 및 3차 전하 트랩층이 적층된 구조의 전하 트랩층을 형성하는 단계; 및 상기 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 1차 전하 트랩층 또는 3차 전하 트랩층은 1초에 0.5Å 이하의 두께가 증착되는 속도로 형성하는 것이 바람직하다.
상기 2차 전하 트랩층은 1초에 1Å 이상의 두께가 증착되는 속도로 형성하는 것이 바람직하다.
상기 1차 전하 트랩층 또는 2차 전하 트랩층은 박막 내의 실리콘(Si)에 대한 나이트라드(N)의 조성비(N/Si)가 0.9보다 크고, 1.2보다는 작은 값을 갖게 형성하는 것이 바람직하다.
상기 1차, 2차 및 3차 전하 트랩층은 퍼니스(furnace)에서 화학기상증착(CVD)방법 또는 원자층 증착(ALD) 방법으로 증착하는 것이 바람직하다.
도 1은 종래 기술의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 6은 실리콘 및 나이트라이드의 조성비를 나타내보인 그래프이다.
도 10은 전하 트랩층 구조에 따른 불휘발성 메모리 소자의 특성을 나타내보인 표이다.
도 11은 전하 트랩층 구조에 따른 표면 거칠기를 나타내보인 표이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 9는 본 발명의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 도 6은 실리콘 및 나이트라이드의 조성비를 나타내보인 그래프이다. 도 10은 전하 트랩층 구조에 따른 불휘발성 메모리 소자의 특성을 나타내보인 표이다. 그리고 도 11은 전하 트랩층 구조에 따른 표면 거칠기를 나타내보인 표이다.
도 2를 참조하면, 반도체 기판(200) 상에 터널링층(205)을 형성한다. 터널링층(205)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 이후 형성될 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이러한 터널링층(205)은 열산화(thermal oxidation) 방법 또는 라디칼 산화(radical oxidation) 방법을 이용하여 적어도 20Å의 두께로 형성한다.
도 3 및 도 6을 참조하면, 터널링층(205) 위에 1차 전하 트랩층(210)을 형성한다. 구체적으로, 터널링층(205)이 형성된 반도체 기판(200)을 증착 장비, 예를 들어 퍼니스(furnace)에 로딩시킨다. 다음에 퍼니스 내에 실리콘(Si) 소스 및 나이트라이드(N) 소스 물질을 공급하여 1차 전하 트랩층(210)을 증착한다. 여기서 1차 전하 트랩층(210)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법 또는 원자층 증착(ALD; Atomic Layer Deposition) 방법을 이용하여 15Å 내지 25Å의 두께로 증착할 수 있다. 이때, 1차 전하 트랩층은 낮은 증착 속도(low deposition rate), 예를 들어 1초에 0.5Å 이하의 두께가 증착되는 속도로 증착하는 것이 바람직하다. 한편, 1차 전하 트랩층(210)은 퍼니스 내에 공급하는 실리콘 소스 및 나이트라이드 소스를 조절하여 실리콘 리치 나이트라이드(Si-rich nitride)막으로 형성한다. 구체적으로, 도 6의 (a)에 도시한 바와 같이, 박막 내의 실리콘(Si)에 대한 나이트라이드(N)의 조성비(N/Si)가 0.9보다 크고, 1.2보다는 작은 값을 갖도록 형성한다. 이에 따라 1차 전하 트랩층은 박막 내의 실리콘(Si)에 대한 나이트라이드(N)의 조성비가 1.33의 값을 갖는 스토이키오메트릭 실리콘 나이트라이드(stoichiometric silicon nitride)보다 실리콘이 높은 실리콘 리치 나이트라이드막으로 형성된다.
도 4 및 도 6을 참조하면, 1차 전하 트랩층(210) 위에 2차 전하 트랩층(215)을 형성한다. 2차 전하 트랩층(215)은 1차 전하 트랩층(210)의 증착 공정이 진행된 퍼니스 내에 실리콘(Si) 소스 및 나이트라이드(N) 소스 물질을 공급하여 1차 전하 트랩층(210) 위에 증착된다. 여기서 2차 전하 트랩층(215)은 화학기상증착(CVD) 방법 또는 원자층 증착(ALD) 방법을 이용하여 55Å 내지 65Å의 두께로 증착한다. 이때, 2차 전하 트랩층(215)은 높은 증착 속도(high deposition rate), 예를 들어 1초에 1Å 이상의 두께가 증착되는 속도로 증착하는 것이 바람직하다. 한편, 2차 전하 트랩층(215)은 실리콘 소스 및 나이트라이드 소스를 조절하여 실리콘 리치 나이트라이드(Si-rich nitride)막으로 형성한다. 구체적으로, 도 6의 (b)에 도시한 바와 같이, 2차 전하 트랩층(215)은 박막 내의 실리콘(Si)에 대한 나이트라이드(N)의 조성비(N/Si)가 0.9보다 크고, 1.2보다는 작은 값을 갖도록 형성한다. 이에 따라 2차 전하 트랩층(215)은 스토이키오메트릭 실리콘 나이트라이드보다 실리콘이 높은 실리콘 리치 나이트라이드막으로 형성된다.
도 5 및 도 6을 참조하면, 2차 전하 트랩층(215) 위에 3차 전하 트랩층(220)을 형성한다. 3차 전하 트랩층(220)은 스토이키오메트릭 실리콘 나이트라이드막으로 형성한다. 여기서 3차 전하 트랩층(220)은 도 6의 (c)에 도시한 바와 같이, 박막 내의 실리콘(Si)에 대한 나이트라드(N)의 조성비(N/Si)가 1.25보다 크고, 1.33을 넘지 않는 값을 갖도록 형성한다. 3차 전하 트랩층은 화학기상증착(CVD) 방법 또는 원자층 증착(ALD) 방법을 이용하여 15Å 내지 25Å의 두께로 증착할 수 있다. 이때, 3차 전하 트랩층(220)은 낮은 증착 속도(low deposition rate), 예를 들어 1초에 0.5Å 이하의 두께가 증착되는 속도로 증착하는 것이 바람직하다.
이와 같이 3차 전하 트랩층(220)을 형성하면서, 터널링층(205) 위에는 1차 전하 트랩층(210), 2차 전하 트랩층(215) 및 3차 전하 트랩층(220)이 적층된 다층 구조의 전하 트랩층(225)이 형성된다. 전하 트랩층(225)은 터널링층(205)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다.
한편, SONOS 소자 또는 MANOS 소자에서 전하 트랩층을 실리콘 리치 실리콘 나이트라이드 단일막으로 적용하는 경우, 플래시 소자의 소거와 프로그램 특성은 빠르나 데이터 보유 특성이 열악하다. 그리고 스토이키오메트릭 실리콘 나이트라이드 단일막을 전하 트랩층으로 적용하는 경우에는 데이터 보유 특성은 비교적 우수하나 프로그램 속도(program speed)가 느리고, 특히 소거 속도(erase speed)가 느린 단점이 있다. 이러한 특성을 상호 보완하기 위하여 전하 트랩층을 터널링층 및 차폐층과 계면을 형성하는 곳은 스토이키오메트릭 실리콘 나이트라이드막으로 형성하고, 그 중간층에 실리콘 리치 실리콘 나이트라이드막으로 형성하는 방법이 제안되어 있다. 그러나 이 경우 불휘발성 메모리 소자의 전기적 특성, 예를 들어 소거 특성 및 전하 손실 등의 특성이 중간 정도의 특성을 갖는다.
이에 따라 본 발명의 실시예에서 제시한 바와 같이, 전하 트랩층을 실리콘 리치 실리콘 나이트라이드막을 포함하는 1차 전하 트랩층(210, 도 5참조), 실리콘 리치 실리콘 나이트라이드막을 포함하는 2차 전하 트랩층(215) 및 스토이키오메트릭 실리콘 나이트라이드막을 포함하는 3차 전하 트랩층(220)의 삼중막으로 형성하면 불휘발성 메모리 소자의 데이트 보유 특성은 유지하면서 소거 특성을 향상시킬 수 있다. 이를 전하 트랩층 구조에 따른 전기적 특성을 나타내보인 도 10 및 전하 트랩층 구조에 따른 표면 거칠기를 나타내보인 도 11에서 확인할 수 있다.
구체적으로, 도 10(c)의 전하 트랩층 구조의 경우, 소거 깊이(erase depth)는 -3.3V를 가지면서 전하 손실은 발생하지 않는다. 여기서 소거 깊이는 (-)의 값이 클수록 소자의 특성이 향상하고, 전하 손실(charge loss)은 작을수록 소자의 특성이 향상된다. 이와 반면에, 도 10(a)의 전하 트랩층 구조는 소거 깊이는 -3.2V로 우수하지만 전하 손실이 발생한다. 또한, 도 10(b)의 전하 트랩층 구조는 도 10(a) 및 도 10(c)와 비교할 경우, 전하 손실은 우수하지만 소거 깊이에서 차이가 나타나는 것을 확인할 수 있다. 이에 따라 1차 전하 트랩층은 저증착속도에서 실리콘 리치 실리콘 나이트라이드막으로 형성하고, 2차 전하 트랩층은 고증착속도에서 실리콘 리치 실리콘 나이트라이드막으로 형성하며, 3차 전하 트랩층은 저증착속도에서 스토이키오메트릭 실리콘 나이트라이드막으로 형성하는 경우, 불휘발성 메모리 소자의 소자의 특성을 최적화시킬 수 있다. 또한 각각의 전하 트랩층 형성시 증착 속도를 다르게 함으로써 소자 특성에 영향을 미칠 수 있는 전하 트랩층의 표면 거칠기(roughness)를 개선할 수 있다. 구체적으로, 도 11(a)에서 각각의 전하 트랩층 형성시 증착 속도를 다르게 진행하면 표면 거칠기가 0.768nm인데 반해, 도 11(b)에서 증착 속도를 동일하게 진행하면, 표면 거칠기가 1.078nm로 나타나는 것을 확인할 수 있다. 이에 따라 전하 트랩층을 단일 증착 속도로 증착하는 대신에 각각 증착 속도를 다르게 진행하면 표면 거칠기가 작게 나타나는 것을 이끌어낼 수 있다. 따라서 소자 특성에 영향을 미칠 수 있는 표면 거칠기를 개선할 수 있다.
도 7을 참조하면, 전하 트랩층(225) 위에 고유전율을 갖는 물질을 증착하여 차폐층(230)을 형성한다. 차폐층(230)은 전하 트랩층(225)으로부터 후속 형성될 컨트롤게이트전극 쪽으로 전하가 이동하는 것을 차단하는 역할을 하며, 셀의 동작 속도를 향상시키기 위하여 고유전물질로 형성하는 것이 바람직하다. 이러한 차폐층(230)은 고유전율을 갖는 금속계 절연물질, 예를 들어 알루미늄산화막(Al2O3)을 포함하여 형성할 수도 있다. 여기서 차폐층(230)은 50Å 내지 300Å의 두께로 형성한다. 이때, 차폐층(230)은 화학기상증착(CVD)방법을 이용하여 산화막으로 형성할 수도 있다. 이러한 차폐층(230)을 형성한 다음에 반도체 기판(200) 상에 급속열처리(RTP; Rapid Thermal Process)를 진행하여 차폐층의 막질을 치밀화(densify)한다.
도 8을 참조하면, 차폐층(230) 위에 컨트롤게이트전극(235)을 형성한다. 컨트롤게이트전극(235)은 반도체 기판(200)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(225) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 컨트롤게이트전극(235)은 폴리실리콘(polysilicon)막 또는 금속막, 예를 들어 탄탈륨나이트라이드(TaN)막으로 형성할 수 있다. 여기서 폴리실리콘막은 불순물, 예를 들어, n형 불순물이 주입된 폴리실리콘(n+ poly-Si)막으로 형성하며, n형 불순물은 1E19 atom/㎤ 내지 5E20 atom/㎤의 농도로 주입하여 게이트 공핍 효과(gate depletion effect)가 최소화되도록 한다. 컨트롤게이트전극(235)을 폴리실리콘막으로 형성할 경우, 불휘발성 메모리 소자는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조로 형성된다.
아울러 컨트롤게이트전극(235)을 금속막으로 형성할 경우에는, 금속 물질의 일함수(work function)가 4.5eV 이상 되는 물질을 이용하는 것이 바람직하다. 컨트롤게이트전극(235)을 금속막으로 형성하면, 불휘발성 메모리 소자는 MANOS(Metal-Aluminium Nitride-Oxide-Semiconductor) 구조로 형성된다. 컨트롤게이트전극(235)을 형성한 다음에 게이트 전극의 비저항을 낮추기 위해 컨트롤게이트전극(235) 위에 저저항층(240)을 형성한다. 여기서 컨트롤게이트전극(235)을 SONOS 구조의 폴리실리콘막으로 형성한 경우에는 컨트롤게이트전극(235) 위에 텅스텐나이트라이드(WN)막 또는 텅스텐실리사이드(WSi)막을 하나 이상 포함하여 저저항층(240)을 형성할 수 있다. 이때, 컨트롤게이트전극(235)을 MANOS 구조의 금속막으로 형성한 경우에는 컨트롤게이트전극(235) 위에 폴리실리콘, 텅스텐나이트라이드 및 텅스텐실리사이드막의 적층막으로 저저항층(240)을 형성할 수도 있다.
도 9를 참조하면, 컨트롤게이트전극(235) 내지 터널링층(205)을 패터닝하여 게이트 스택(285)을 형성한다. 구체적으로, 저저항층(240) 위에 게이트 스택 형성영역을 설정하는 마스크막 패턴(미도시함)을 형성한다. 다음에 이 마스크막 패턴을 마스크로 한 식각 공정을 진행하여 게이트 스택(285)을 형성한다. 여기서 게이트 스택(285)은 터널링층 패턴(280), 전하트랩층 패턴(275), 차폐층 패턴(255), 컨트롤게이트전극 패턴(250) 및 저저항층 패턴(245)을 포함하여 이루어진다. 이때, 전하트랩층 패턴(275)은 1차 전하트랩층 패턴(270), 2차 전하트랩층 패턴(265) 및 3차 전하트랩층 패턴(260)이 적층된 구조로 이루어진다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법은, 전하 트랩층을 실리콘 리치 실리콘 나이트라이드막을 포함하는 1차 전하 트랩층, 실리콘 리치 실리콘 나이트라이드막을 포함하는 2차 전하 트랩층 및 스토이키오메트릭 실리콘 나이트라이드막을 포함하는 3차 전하 트랩층의 삼중막으로 형성하면서 증착 속도를 다르게 진행하여 데이터 보유(retention) 특성은 유지하면서 소거(erase) 특성을 보다 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 위에 터널링층을 형성하는 단계;
    상기 터널링층 상에 실리콘 리치 실리콘 나이트라이드막을 포함하는 1차 전하 트랩층을 형성하는 단계;
    상기 1차 전하 트랩층 위에 실리콘 리치 실리콘 나이트라이드막을 포함하는 2차 전하 트랩층을 형성하는 단계;
    상기 2차 전하 트랩층 위에 스토이키오메트릭 실리콘 나이트라이드막을 포함하는 3차 전하 트랩층을 형성하여, 상기 1차, 2차 및 3차 전하 트랩층이 적층된 구조의 전하 트랩층을 형성하는 단계; 및
    상기 전하 트랩층 위에 차폐층 및 컨트롤게이트전극을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 1차 전하 트랩층 또는 3차 전하 트랩층은 1초에 0.5Å 이하의 두께가 증착되는 속도로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 2차 전하 트랩층은 1초에 1Å 이상의 두께가 증착되는 속도로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 1차 전하 트랩층 또는 2차 전하 트랩층은 박막 내의 실리콘(Si)에 대한 나이트라드(N)의 조성비(N/Si)가 0.9보다 크고, 1.2보다는 작은 값을 갖게 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 1차, 2차 및 3차 전하 트랩층은 퍼니스(furnace)에서 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 1차, 2차 및 3차 전하 트랩층은 화학기상증착(CVD)방법 또는 원자층 증착(ALD) 방법으로 증착하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
KR1020080027858A 2008-03-26 2008-03-26 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 KR20090102420A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080027858A KR20090102420A (ko) 2008-03-26 2008-03-26 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080027858A KR20090102420A (ko) 2008-03-26 2008-03-26 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090102420A true KR20090102420A (ko) 2009-09-30

Family

ID=41359887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080027858A KR20090102420A (ko) 2008-03-26 2008-03-26 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090102420A (ko)

Similar Documents

Publication Publication Date Title
KR100890040B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR100894098B1 (ko) 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법
JP4594973B2 (ja) 不揮発性半導体記憶装置
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
KR101033221B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR100950477B1 (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR101358854B1 (ko) 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법
KR20080010623A (ko) 비휘발성 반도체 메모리 소자 및 그 제조방법
JP2009135494A (ja) 消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法
US20080173927A1 (en) Semiconductor device and method for manufacturing the same
KR100819003B1 (ko) 비휘발성 메모리 소자 제조 방법
JP5150606B2 (ja) 不揮発性半導体記憶装置
KR20090068012A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
KR20080041478A (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR20090102420A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR100811272B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR101151153B1 (ko) 플래시 메모리 소자의 제조방법
KR20090068001A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR101003491B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR20080010514A (ko) 절연막 구조물의 형성 방법 및 이를 이용한 불 휘발성메모리 소자의 형성 방법
KR20080002030A (ko) 비휘발성 메모리 장치의 게이트 구조물 형성 방법
KR20090123327A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR100914292B1 (ko) 실리콘 나노크리스탈을 갖는 전하트랩층 형성방법과, 이를이용한 불휘발성 메모리소자 및 그 제조방법
KR100641991B1 (ko) 소노스 소자 제조 방법
KR20090086874A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid