KR101018710B1 - 비휘발성 메모리 소자의 게이트 형성방법 - Google Patents

비휘발성 메모리 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 프로그램/소거 특성 및 리텐션 특성을 향상시키기 위한 비휘발성 메모리 소자의 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 터널링 절연막과 전하 트랩막을 적층하는 단계와, 전하 트랩막상에 제 1 실리콘 산화막과 비정질 알루미늄 산화막을 적층하는 단계와, 어닐링 공정으로 비정질 알루미늄 산화막내의 알루미늄 및 제 2 실리콘 질화막 내의 실리콘을 확산시키어 제 1 실리콘 산화막을 알루미늄 실리케이트막으로 변화시키고, 비정질 알루미늄 산화막을 결정화시키고, 결정화된 알루미늄 산화막상에 제 2 실리콘 산화막을 성장시키어 알루미늄 실리케이트막과 결정화된 알루미늄 산화막 및 제 2 실리콘 산화막으로 이루어진 블록킹 절연막을 형성하는 단계와, 블록킹 절연막상에 게이트 전극막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 형성방법을 제공한다.
전하 트랩형 비휘발성 메모리 소자, 프로그램, 소거, 리텐션

Description

비휘발성 메모리 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 전하 트랩형(charge trap type) 비휘발성 메모리 소자의 게이트 형성방법에 관한 것이다.
비휘발성 메모리 소자는 플로팅 게이트(floating gate)형에서 전하 트랩용 질화막을 이용하는 전하 트랩형(charge trap type)으로 전환되는 추세에 있다.
전하 트랩형 비휘발성 메모리 소자에서는 폴리실리콘막으로 된 플로팅 게이트(floating gate) 대신에 질화막을 전하를 저장하는 수단으로 사용하는데, 저장된 전하의 손실을 최소화하고 컨트롤 게이트쪽에서 들어오는 전하의 흐름을 제어하여 안정적인 소자를 만들고자 하는 노력이 진행되고 있다.
전하 트랩형 비휘발성 메모리 소자의 게이트는 기판상에 터널링 절연막과 전하 트랩막과 블록킹 절연막과 게이트 전극을 적층하여 형성하는데, 최근에는 블록킹 절연막을 높은 유전율을 갖는 고유전막으로 대체하고 게이트 전극으로 금속막과 폴리실리콘막의 복합막을 사용하는 단계에 이르렀다.
그러나, 전하 트랩막에 저장된 전하를 소거(erase)할 때 고유전막을 거쳐 게이트 전극으로부터 들어오는 전하에 의해 소거 속도가 현저히 감소하는 문제가 발생되고 있다. 또한, 전하 트랩막과 고유전막간 계면에 집중된 트랩(trap)이나 불안정한 계면 상태에 의해서 안정적인 프로그램/소거가 이루어지지 않고 전하 손실이 유발되어 비휘발성 메모리 소자로서의 구실을 할 수 없는 경우도 다수 발생하고 있다.
이에, 전하 트랩막과 고유전막 사이에 실링(sealing)막이 도입되었다.
도 1은 종래 기술에 따른 전하 트랩형 비휘발성 메모리 소자의 게이트 형성방법을 나타낸 도면이다.
도 1에 도시된 바와 같이, 기판(10)상에 터널링 절연막(11)과 전하 트랩막(12)과 블록킹 절연막(13)을 적층한다.
전하 트랩막(12)은 화학양론(stoichimetry)에 맞는 실리콘 질화막(N/Si=1.33)으로 형성하고, 블록킹 절연막(13)은 전하 트랩막(12)상에 실링막(13A)을 형성하고, 실링막(13A)상에 원자층 증착(Atomic Layer Deposition) 방식으로 Al2O3 등의 고유전막(13B)을 증착하여 형성한다.
고유전막(13B)을 형성한 후에는 고온의 질소 어닐(anneal)을 실시하여 계면을 안정화시키고 고유전막(13B)을 결정화를 통해 안정한 상(phase)으로 전화시킨다.
이후, 블록킹 절연막(13)상에 게이트 전극(14)과 하드마스크막(15)을 적층한 다.
게이트 전극(14)은 금속막(14A)과 폴리실리콘막(14B)과 WSix막 또는 WNx/W막(14C)을 적층하여 형성하고, 하드마스크막(15)은 SiN 또는 SiON으로 형성한다.
그러나, 전술한 방법에 의해 형성된 비휘발성 메모리 소자의 게이트는 여전히 소거가 잘 안되고, 전하 손실 측면에서 상당히 취약한 양상을 나타내고 있는데, 이는 전하 트랩막(12)과 블록킹 절연막(13)간 계면의 불안정성, 블록킹 절연막(13)과 금속막(14A)간 접착력 부족, 막들간 계면에 비정상적으로 형성된 박막들에 의한 영향 때문으로 판단된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 프로그램/소거 특성 및 리텐션 특성을 향상시키기 위한 비휘발성 메모리 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 터널링 절연막과 전하 트랩막을 적층하는 단계와, 상기 전하 트랩막상에 제 1 실리콘 산화막과 비정질 알루미늄 산화막을 적층하는 단계와, 어닐링 공정으로 상기 비정질 알루미늄 산화막내의 알루미늄 및 상기 제 2 실리콘 질화막 내의 실리콘을 확산시키어 상기 제 1 실리콘 산화막을 알루미늄 실리케이트막으로 변화시키고, 상기 비정질 알루미늄 산화막을 결정화시키고, 상기 결정화된 알루미늄 산화막상에 제 2 실리콘 산화막을 성장시키어 상기 알루미늄 실리케이트막과 상기 결정화된 알루미늄 산화막 및 상기 제 2 실리콘 산화막으로 이루어진 블록킹 절연막을 형성하는 단계와, 상기 블록킹 절연막상에 게이트 전극막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 형성방법을 제공한다.
본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 어닐링 공정에 의한 실리콘 및 알루미늄의 확산을 통해 전하 트랩막과 알루미늄 산화막 사이의 SiO2 실링막이 알루미늄 실리케이트막으로 변화되므로, 막의 고유한 특성이 개선되고 트랩이 제거되며 전하 트랩막과 알루미늄 산화막 사이의 컨덕션 밴드 오프셋(conduction band offset)이 증가되므로 백 커런트(back current)가 감소되어 소거 속도가 향상된다.
둘째, 알루미늄 산화막의 표면에 실리콘 산화막으로 된 캡핑막을 형성하므로 상부의 금속막과의 접착력이 향상된다.
셋째, 알루미늄 산화막의 표면에 실리콘 산화막으로 된 캡핑막을 형성하므로 알루미늄 산화막 내에 트랩될 수 있는 전하들의 이동이 제어되어 전하 손실이 방지되므로 리텐션 특성이 향상된다.
넷째, 알루미늄 산화막을 원자층증착 방식에 비해 원가 절감 능력이 우수한 금속 유기 화학기상증착 방식으로 형성할 수 있으므로 소자 제조 비용이 절감된다.
다섯째, 제 1 실리콘 질화막과 이보다 높은 실리콘 조성비를 갖는 제 2 실리콘 질화막으로 된 전하 트랩막이 사용되므로 알루미늄 실리케이트막의 효율적인 형성이 가능하고, 막 내부에 적절한 수준의 쉘로우 트랩(shallow trap)과 딥 트랩(deep trap)이 공존하게 되어 프로그램/소거 특성 및 리텐션 특성이 개선된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 게이트 형성방법을 나타낸 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 웰 공정, 문턱전압 이온 주입 공정 및 소자분리 공정 등이 완료된 기판(20)상에 터널링 절연막(21)을 형성한다.
터널링 절연막(21)의 막질을 개선하기 위하여, 터널링 절연막(21)을 형성하기 전에 자연 산화막 또는 기 형성된 산화막을 제거하기 위한 세정 공정을 실시할 수 있다. 세정 공정으로는 희석된(dilute) HF를 이용한 세정 공정과 SC-1(NH4OH + H2O2 + H2O)을 이용한 세정 공정을 연속적으로 사용하는 방법 또는 50 내지 125℃의 핫(hot) SC-1을 이용한 고온 SC-1 세정 공정을 사용하는 방법을 사용할 수 있다.
터널링 절연막(21)은 고유한(intrinsic)한 특성이 우수한 라디칼 산화(radical oxidation) 방식을 사용하여 750 내지 950℃의 온도에서 40 내지 60Å 의 두께의 산화막 형성하고, NO 또는 N2O 가스 분위기에서 산화막을 질화 처리하여 형성할 수 있다.
질화처리에 의해 산화막은 질소를 함유하게 되며, 이에 따라 결함(defect) 및 트랩(trap)이 최소화된 터널링 절연막(21)이 형성된다. 터널링 절연막(21) 내의 질소 농도는 3 내지 20atoms%의 범위가 되도록 한다.
그 다음, 터널링 절연막(21)상에 제 1 실리콘 질화막(22A)과, 제 1 실리콘 질화막(22A)보다 높은 실리콘 조성비를 갖는 제 2 실리콘 질화막(22B)을 적층하여 전하 트랩막(22)을 형성한다.
제 1 실리콘 질화막(22A)을 화학양론(stoichiometry)에 맞는 Si와 N 조성비(N/Si = 1.33)를 갖도록 형성할 수 있고, 제 2 실리콘 질화막(22B)을 실리콘이 과포함되도록 형성할 수 있다. 이때, 제 2 실리콘 질화막(22B)의 N/Si은 1 이상 1.33 미만이 되도록 한다.
제 1, 제 2 실리콘 질화막(22A)은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정 또는 PECVD(Plama Enhanced CVD) 공정으로 형성할 수 있다.
LPCVD 공정 또는 PECVD 공정시, 반응 가스로는 실리콘 소오스 가스와 질소 소오스 가스를 사용하고, 두께 및 Si와 N 조성비의 제어가 용이하도록 300 내지 680℃ 정도로 충분히 낮은 온도에서 공정을 진행한다.
실리콘 소오스 가스로는 SiH2Cl2 또는 SiH4 가스를 사용할 수 있고, 질소 소오스 가스로는 NH3 가스를 사용할 수 있다.
전하 트랩막(22)의 두께는 50 내지 100Å의 범위가 되도록 하되, 제 1 실리콘 질화막(22A) 대비 제 2 실리콘 질화막(22B)의 두께가 1/5 내지 5배가 되도록 한다.
제 1 실리콘 질화막(22A)과 제 2 실리콘 질화막(22B)은 동일 장비내에서 인시츄(in-situ)로 형성할 수 있다.
인시츄로 공정 진행시, 먼저 실리콘 소오스 가스와 질소 소오스 가스를 장비내로 유입되어 제 1 실리콘 질화막(22A)이 형성된다. 그 다음으로, 장비내로 유입되는 질소 소오스 가스의 량이 감소되거나 질소 소오스 가스의 유입이 중단되어 제 1 실리콘 질화막(22A)보다 높은 실리콘 조성비를 갖는 제 2 실리콘 질화막(22B)이 형성된다.
이때, 질소 소오스 가스의 유입량이 감소되거나 유입이 중단되더라도 장비내에 이미 유입된 질소 소오스 가스에 의해 제 2 실리콘 질화막(22B)이 형성되는데, 이렇게 형성된 제 2 실리콘 질화막(22B)은 제 1 실리콘 질화막(22A)보다 높은 실리콘 조성비를 갖게 된다.
제 1 실리콘 질화막(22A)과 제 2 실리콘 질화막(22B)간 두께 비율은, 질소 소오스 가스 유입량이 변화되는 시점을 변경함으로써, 제어 가능하다.
이어, 도 2b에 도시된 바와 같이, 전하 트랩막(22)상에 실리콘산화막(SiO2)으로 된 SiO2 실링막(23)을 형성한다.
SiO2 실링막(23)은 SC-1 크리닝(cleaning) 공정 또는 O3/H2O2를 이용한 린 스(rinse) 공정을 이용하여 형성할 수 있다. 또한, SiO2 실링막(23)은 열산화 공정을 이용하여 형성할 수도 있다. 이 경우, 400 내지 750℃의 저온에서 공정을 진행한다.
SiO2 실링막(23)의 두께는 후속 공정에서 Al 및 Si의 원활한 확산을 위하여 5 내지 15Å 범위로 얇게 형성한다.
이어, 도 2c에 도시된 바와 같이, SiO2 실링막(23)상에 비정질 Al2O3막(24)을 형성한다.
비정질 Al2O3막(24) 증착시 ALD 방식과 MOCVD(Metal Orgnic CVD) 방식 모두 사용 가능하나, ALD 방식에 비해 공정 단가가 저렴하고 양산성이 우수한 MOCVD 방식을 사용하는 것이 더 바람직하다.
비정질 Al2O3막(24) 증착시 온도는 600 내지 680℃의 범위로 사용하고, 비정질 Al2O3막(24)의 두께는 커플링비를 확보할 수 있을 정도의 두께, 예를 들어 100 내지 200Å의 범위로 형성한다.
이어, 도 2d에 도시된 바와 같이, N2와 O2의 혼합 가스 분위기에서 어닐링 공정을 수행한다.
상기 어닐링 공정 중에, 비정질 Al2O3막(24) 내의 Al 및 제 2 실리콘 질화막(22B) 내의 Si이 SiO2 실링막(23)으로 확산되어, SiO2 실링막(23)의 실리콘산화 막(SiO2)은 알루미늄 실리케이트(AlSiOx)으로 변화된다. 또한, 비정질 Al2O3막(24)이 결정화되어 증가된 유전율을 가지며 트랩 및 결함이 최소화된 결정질 Al2O3막(24A)이 형성된다. 한편, 제 2 실리콘 질화막(22B) 내의 Si은 결정질 Al2O3막(24A)의 표면에까지 확산되며, 이에 따라 결정질 Al2O3막(24A) 표면에 5 내지 10Å 정도의 실리콘산화막(SiO2)이 성장되어 캡핑막(25)이 형성된다. 캡핑막(25)은 결정질 Al2O3막(24A)과 이후에 형성되는 금속막(27A, 도 2e 참조)간의 접착을 돕고, 결정질 Al2O3막(24A)에 트랩될 수 있는 전하의 손실을 방지하여 리텐션 특성 개선에 도움을 준다.
이때, Al을 포함하는 비정질 Al2O3막(24)의 일부가 제 2 실리콘 질화막(22B) 내의 Si 및 SiO2 실링막(23)과 반응하여 AlSiOx 실링막(23A)이 형성되기 때문에, AlSiOx 실링막(23A)은 제 2 실리콘 질화막(22B)의 표면상에 형성되는 동시에 제 2 실리콘 질화막(22B)의 표면 아래까지 형성되고 비정질 Al2O3막(24)의 바닥면 아래에 형성되는 동시에 비정질 Al2O3막(24)의 바닥면 위에까지 형성된다. 즉, 제 2 실리콘 질화막(22B)의 상부와 비정질 Al2O3막(24)의 하부가 부분적으로 AlSiOx 실링막(23A)으로 변화된다. 따라서, AlSiOx 실링막(23A)은 SiO2 실링막(23)에 비해 증가된 두께를 갖게 된다. 이때, AlSiOx 실링막(23A)과 SiO2 실링막(23)간 두께 차이가 20 내지 50Å이 되도록 상기 어닐링 공정을 제어한다.
그리고, Al을 포함하는 비정질 Al2O3막(24)의 일부가 공기중의 O2와 반응하여 캡핑막(25)이 형성되기 때문에, 캡핑막(25)은 비정질 Al2O3막(24)의 표면상에 형성되는 동시에 비정질 Al2O3막(24)의 표면 아래까지 형성된다.
전술한 바와 같이, 비정질 Al2O3막(24)의 하부 및 상부가 부분적으로 AlSiOx 실링막(23A) 및 캡핑막(25)으로 변화됨에 따라, 비정질 Al2O3막(24)이 변하여 형성되는 결정질 Al2O3막(24A)은 비정질 Al2O3막(24)보다 감소된 두께를 갖게 된다(T1→T2).
이로써, AlSiOx 실링막(23A), 결정질 Al2O3막(24A) 및 캡핑막(25)으로 이루어진 블록킹 절연막(26)이 형성된다.
이어, 도 2e에 도시된 바와 같이, 블록킹 절연막(26)상에 게이트 전극막(27)과 하드마스크막(28)을 적층한다.
게이트 전극막(27)은 금속막(27A)과 폴리실리콘막(27B)과 WSix막 또는 W/WNx막(27C)을 적층하여 형성할 수 있다.
금속막(27A)은 Ta 또는 Ti 계열의 막으로 형성할수 있다. 예를 들어, TaC, TiN, TaCN, TaN, TaCNO, Ti/TiN, Ti/TaN, WN 등으로 형성할 수 있다. 폴리실리콘막(27B)은 3E20 내지 5E20atoms/cc의 범위의 농도를 갖는 폴리실리콘을 이용하여 형성할 수 있다.
그리고, 하드마스크막(28)은 SiN 또는 SiON으로 형성할 수 있다.
이후, 도시하지 않았지만, 하드마스크막(28)부터 전하 트랩막(22)까지의 적층 구조물을 패터닝하여 게이트를 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 전하 트랩형 비휘발성 메모리 소자의 게이트 형성방법을 나타낸 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 게이트 형성방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판
21 : 터널링 절연막
22 : 전하 트랩막
22A, 22B : 제 1, 제 2 실리콘 질화막
23 : SiO2 실링막
23A : AlSiOx 실링막
24 : 비정질 Al2O3막
24A : 결정질 Al2O3막
25 : 캡핑막
26 : 블록킹 절연막
27 : 게이트 전극막
28 : 하드마스크막

Claims (14)

  1. 기판상에 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막 상에 제 1 실리콘 질화막과 제 2 실리콘 질화막이 순차적으로 적층된 전하 트랩막을 형성하는 단계;
    상기 전하 트랩막상에 제 1 실리콘 산화막과 비정질 알루미늄 산화막을 적층하는 단계;
    어닐링 공정으로 상기 비정질 알루미늄 산화막내의 알루미늄 및 상기 제 2 실리콘 질화막 내의 실리콘을 확산시키어 상기 제 1 실리콘 산화막을 알루미늄 실리케이트막으로 변화시키고, 상기 비정질 알루미늄 산화막을 결정화시키고, 상기 결정화된 알루미늄 산화막상에 제 2 실리콘 산화막을 성장시키어 상기 알루미늄 실리케이트막과 상기 결정화된 알루미늄 산화막 및 상기 제 2 실리콘 산화막으로 이루어진 블록킹 절연막을 형성하는 단계;
    상기 블록킹 절연막상에 게이트 전극막을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 게이트 형성방법.
  2. 제 1항에 있어서,
    상기 전하 트랩막을, 제 1 실리콘 질화막과 상기 제 1 실리콘 질화막보다 높은 실리콘 조성비를 갖는 제 2 실리콘 질화막을 적층하여 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  3. 제 2항에 있어서,
    상기 제 1 실리콘 질화막을 화학양론(stoichiometry)에 맞는 Si와 N 조성비(N/Si = 1.33)를 갖도록 형성하고, 상기 제 2 실리콘 질화막을 실리콘이 과포함되도록 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  4. 제 3항에 있어서,
    상기 제 2 실리콘 질화막을 N/Si가 1 이상 1.33 미만이 되게 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  5. 제 1항에 있어서,
    상기 제 1 실리콘 질화막 대비 상기 제 2 실리콘 질화막을 1/5 내지 5배의 두께로 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  6. 제 1항에 있어서,
    상기 제 1 실리콘 산화막을 SC-1 크리닝 공정 또는 O3/H2O2를 이용한 린스 공정을 이용하여 형성하거나, 열산화 공정을 이용하여 형성하는 비휘발성 메모리 소 자의 게이트 형성방법.
  7. 제 6항에 있어서,
    상기 열산화 공정을 사용하는 경우 400 내지 750℃의 온도에서 공정을 진행하는 비휘발성 메모리 소자의 게이트 형성방법.
  8. 제 1항에 있어서,
    상기 제 1 실리콘 산화막의 두께를 5 내지 15Å 범위로 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  9. 제 1항에 있어서,
    상기 비정질 알루미늄 산화막을 금속유기 화학기상증착 방식 또는 원자층 증착 방식으로 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  10. 제 1항에 있어서,
    상기 비정질 알루미늄 산화막 형성시 온도를 600 내지 680℃의 범위로 사용 하는 비휘발성 메모리 소자의 게이트 형성방법.
  11. 제 1항에 있어서,
    상기 비정질 알루미늄 산화막을 100 내지 200Å의 두께로 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
  12. 제 1항에 있어서,
    상기 어닐링 공정을 N2와 O2의 혼합 가스 분위기에서 실시하는 비휘발성 메모리 소자의 게이트 형성방법.
  13. 제 1항에 있어서,
    상기 알루미늄 실리케이트막은 상기 제 1 실리콘 산화막보다 20 내지 25Å 정도 증가된 두께 및 더 치밀화된 결합 구조를 갖는 비휘발성 메모리 소자의 게이트 형성방법.
  14. 제 1항에 있어서,
    상기 제 2 실리콘 산화막을 5 내지 10Å의 두께로 형성하는 비휘발성 메모리 소자의 게이트 형성방법.
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