KR930000607B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도(a) 내지 제1도(c)는 종래의 반도체장치의 제조방법을 도시한 공정단면도.
제2도는 종래의 반도체장치의 제조방법에서의 불순물농도의 분포를 도시한 특성도.
제3도(a) 내지 제3도(c)는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 도시한 공정단면도.
제4도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법에서의 불순물농도의 분포를 도시한 특성도.
제5도(a) 내지 제5도(c)는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 도시한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2,12,22 : 필드산화막
3,13 : 산화막 4 : 다결정 실리콘층
5,15 : 접촉구멍 6,16,19,25a,25b,26a,26b : 불순물영역
11,21 : P형 실리콘기판 17 : 제1다결정 실리콘층
18 : 포토레지스트 20 : 제2다결정 실리콘층
23 : 게이트 산화막 24 : 게이트전극
27a : 소오스영역 27b : 드레인영역
산업상의 이용분야
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 얕은 불순물영역을 형성하는 방법에 관한 것이다.
종래의 기술 및 그 문제점
반도체장치의 제조분야에서는 반도체영역(예컨대, 반도체기판과 불순물영역)과 배선층(예컨대, 다결정 실리콘)간을 직접 접촉시키는 매립접촉[Buried contact : 직접 접촉(direct contact)이라고 한다]이 일반적으로 널리 채용되고 있다.
제1도(a) 내지 제1도(c)는 매립접촉을 형성하는 종래의 반도체장치의 제조방법을 도시한 공정단면도로서, 이 매립접촉을 형성하는 방법은 다음과 같다.
먼저, 제1도(a)에 도시된 바와 같이 P형 반도체기판(1)상에 필드산화막(2)과 산화막(3)을 각각 형성한다. 이어서, 제1도(b)에 도시된 바와 같이 상기 산화막(3)을 선택적으로 에칭(etching)하여 접촉구멍(contact hole ; 5)을 형성한 다음에, 상기 P형 반도체기판(1)의 전체 표면상에 다결정 실리콘층(4)을 퇴적신킨다. 다음으로, 제1도(c)에 나타낸 바와 같이 확산원(diffusion source)으로 POCL3을 이용하여 다결정 실리콘층(4)을 통해 인(P)을 확산시킴으로써, P형 반도체기판(1)내에 N형 불순물영역(6)을 형성한다.
계속해서, 종래의 방법에 의해 다결정 실리콘층(4)을 선택적으로 제거하여 배선층을 형성한다.
이와 같은 반도체장치의 제조방법에서는 인이 수직 및 수평방향으로 매우 깊게 확산되게 된다.
제2도는 900℃의 온도에서 40분동안 인을 확산시켰을 때의 불순물농도의 분포상태를 도시한 특성도로서, 제1도(c)에 도시된 불순물영역(6)의 깊이는 약 0.6㎛이다. 제1도(b)에 도시된 접촉구멍(5)의 dpt지(edge)로부터 수평방향의 확산길이 [Xj(수평)]는 약 0.45㎛[Xj(수평)=0.7×Xj(수직)]이기 때문에, 상기필드산화막(2)에 의해 서로 분리된 인접하는 불순물영역(6)간의 필드 펀치-쓰루우(field punch-through)특성이 현저히 열화되어 소자의 미세화가 곤란하게 된다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 얕은 불순물영역을 갖춘 반도체장치를 제조하는 방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 반도체장치의 제조방법은, 실리콘 기체내의 소정부분에 비소를 도입하는 비소도입공정과, 상기 비소도입공정 다음에 상기 소정부분에 인을 도입하는 인도입공정을 구비하여 이루어지고, 상기 비소도입공정에서 도입한 비소가 상기 인도입공정에서 도입한 인의 확산을 억제하여 얕은 불순물영역을 상기 소정부분에 형성하도록 된 것을 특징으로 한다.
[실시예]
이하, 도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.
제3도(a) 내지 제3도(c)는 매립접촉을 형성하는 본 발명의 1실시예에 따른 반도체장치의 제조방법을 도시한 공정단면도이다.
먼저, 제3도(a)에 도시된 바와 같이 P형 단결정 실리콘기판(11)의 표면을 선택적으로 산화시킴으로써, 3000~5000Å두께의 소자분리용 필드산화막(12)을 형성한다. 여기서, P형 실리콘기판(11) 대신에 P형 웰을 갖춘 N형 실리콘기판을 사용해도 된다. 그후, 상기 필드산화막(12)으로 둘러싸인 소자영역의 표면을 산화시킴으로써, 100~150Å두께의 산화막(13)을 형성한다.
이어서, 제3도(b)에 도시된 바와 같이 저압 화학적 기상성장법(Low Pressure Chemical Vapor Deposition method ; 이하, LPCVD法이라 약칭함)에 의해 전체 표면상에 약 1000Å두께의 산화막(13)보호용 제1다결정 실리콘층(17)을 형성하게 되는데, 이때 다결정 실리콘성장의 전처리(pretreament)로서 HF를 함유하지 않는 화학적 처리를 실시해도 된다. 그후, 포토레지스트(18)를 매립접촉부분에서 개구 [開 口(opening)]되도록 형성한 다음에, 이 포토레지스트(18)를 마스크로 하여 반응성 이온에칭에 의해 제1다결정 실리콘층(17)을 선택적으로 제거하고, NH4F를 사용하는 습식 에칭에 의해 산화막(13)도 P형 실리콘기판(11)이 노출되도록 선택적으로 제거함으로써, 매립접촉부분에 접촉구멍(15)을 형성한다. 이어서, 비소를 가속 에너지 40KeV와 도우즈량 1×1014cm-2의 조건에서 이온주입에 의해 매립접촉부분의 표면 근방의 접촉구멍(15)에 도입함으로써 불순물영역(16)을 형성한다. 여기서, 비소의 이온주입후에 상기 매립접촉부분내에 있는 산화막(13)을 제거해도 된다.
다음으로, 제3도(c)에 도시된 바와 같이 상기 포토레지스트(18)를 제거한 다음에 약 3000Å두께의 제2다결정 실리콘층(20)을 ppmeksdnl의 농도를 갖는 산소분위기내에서 LPCVD법해 전체 표면상에 형성한다. 그후, 확산원으로서 POCL3을 사용하여 제2다결정 실리콘층(20)을 통해 매립접촉부분의 표면으로 인을 온도 900℃에서 30~40분동안 확산시킴으로써, 비소와 인이 도입된 불순물영역(19)을 형성한다. 이어서, 제1 및 제2다결정 실리콘층(17,20)을 종래의 에칭공정에 의해 선택적으로 제거하여 배선층을 형성한다.
본 실시예에서는, 제4도에 도시된 바와 같이 상기 불순물영역(19)내에서의 인의 분포가 비소의 분포보다더 얕게 나타나는데, 이것으로부터 비소가 기판으로 주입되지 않은 경우에 비해 본 실시예와 같이 비소가 기판으로 주입된 경우에 인이 더 얕게 확산된다는 것을 알 수 있다. 이와 같은 현상은 본 발명이 발명자에 의해 발견되었는 바, 이러한 현상이 발생되는 원인은, 원자의 상호작용에 의해 비소가 인의 확산을 방지하기 때문이라고 생각된다. 이렇게 얕은 불순물영역을 얻음으로써 우수한 필드 펀치-쓰루우특성 및 높은 패킹밀도(packiing density)를 달성할 수 있게 된다.
상술한 제1실시예의 비소이온주입은 상기 제2다결정 실리콘층(20)의 퇴적후에 실시해도 되는데, 이러한 이온주입은 상기 제2다결정 실리콘층(20)과 P형 반도체기판(11)간에 형성된 자연산화막을 파괴하게 된다.
따라서, 이러한 경우에는 제2다결정 실리콘층(20)의 두께로서 약 500℃의 두께가 좋고, 또 제1다결정 실리콘층(17)의 형성을 생략해도 된다.
제5도(a) 내지 제5도(d)는 MOS트랜지스터의 소오스 및 드레인영역으로 되는 불순물영역을 형성하는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 도시한 공정단면도이다.
먼저, 제5도(a)에 도시된 바와 같이 P형 실리콘기판(21)의 표면을 선택적으로 산화시킴으로써, 3000~5000Å두께의 필드산화막(22)을 형성한다. 여기서, P형 실리콘기판(21) 대신에 P형 웰을 갖춘 N형 실리콘 기판을 사용해도 된다. 그후, 산화에 의해 상기 필드산화막(22)으로 둘러싸인 소자영역의 표면상에 100~150Å두께의 필드산화막(22)을 형성한다. 이어서, 트랜지스터의 임계치전압을 제어하기 위한 소자영역에 붕소(B)를 도입한 다음에 상기 게이트 산화막(23)상에 다결정 실리콘 게이트전극(24)을 형성한다.
이어서, 제5도(b)에 도시된 바와 같이 가속에너지 40~60KeV 및 도우즈량 1×1015~5×1015cm-2의 조건에서 인을 이온주입에 의해 소오스 및 드레인영역에 도입함으로써, 불순물영역(26a,26b)을 형성한다. 다음으로, 제5도(c)에 도시된 바와 같이, 가속에너지 20~30KeV 및 도우즈량 1×1015~5×1015cm-2의 조건에서 인을 이온주입에 의해 소오스 및 드레인영역에 도입함으로써, 불순물영역(26a,26b)을 형성한다.
이때, 인농도의 피이크(peak)깊이가 비소농도의 피이크깊이보다 얕게 되도록 비소 및 인의 가속에너지를 선택하는 것이 바람직하다.
계속해서, 제5도(d)에 도시된 바와 같이 비소 및 인을 열처리에 의해 활성화시켜 소오스영역(27a)과 드레인영역(27b)을 형성한다.
본 실시예에 있어서는, 인을 열처리에 의해 깊게 확산시키지 않음으로써 소오스 및 드레인영역을 얕게 형성할 수 있게 되고, 또 수평방향의 확산길이를 미세화함으로써, 소오스/드레인영역(27a,27b)과 게이트전극(24)간의 중첩길이(overlap length)를 미세화할 수 있게 된다. 따라서, 상술한 제2실시예의 방법에 의해서도 높은 패킹밀도를 갖는 반도체장치를 제조할 수 있게 된다.
또, 비소 및 인을 소오스 및 드레인형성영역상의 게이트 산화막(23)을 선택적으로 제거한 다음에 P형 실리콘기판(21)에 도입해도 되고, 또 인을 확산원을 사용해서 도입해도 된다.
한편, 특허청구의범위 각 구성요소에 병기한 도면에 대응하는 참조번호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 본 발명의 기술적 범위를 도면에 나타낸 실시예에 한정하는 의도로 병기한 것은 아니다.

Claims (8)

  1. 실리콘 기체(11,21)내의 소정부분에 비소를 도입하는 비소도입공정과, 상기 비소도입공정 다음에 상기 소정부분에 인을 도입하는 인도입공정을 구비하여 이루어지고, 상기 비소도입공정에서 도입한 비소가 상기 인도입공정에서 도입한 인의 확산을 억제하여 얕은 불순물영역(19; 27a,27b)을 상기 소정부분에 형성되도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 비소도입공정은 이온주입에 의해 실시되고, 상기 인도입공정은 확산에 의해 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 비소도입공정과, 상기 인도입공정은 각각 소정의 가속에너지에서 이온주입에 의해 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 비소 및 인의 이온주입에 대한 상기 소정의 가속에너지는 인농도의 피이크깊이가 비소농도의 피이크깊이보다 얕게 되도록 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 소정부분에 구멍부(15)를 갖춘 절연막(13)을 형성하는 절연막형성공정과, 상기 절연막형성공정 다음에 불순물영역(19)을 매개해서 상기 실리콘 기체(11)와 접촉되는 다결정 실리콘층(20)을 상기 구멍부(15) 및 상기 절연막(13)상에 형성하는 배선형성공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 소정부분은 소오스영역(27a)에 대응하는 제1소정부분과 드레인영역(27b)에 대응하는 제2소정부분으로 이루어지고, 상기 제1소정부분과 상기 제2소정부분간의 상기 실리콘 기체(21)표면에 상기 실리콘 기체(21)와 전기적으로 절연된 게이트전극(24)을 형성하는 게이트전극형성공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 비소도입공정과 상기 인도입공정은 각각 소정의 가속에너지에서 이온주입에 의해 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 비소 및 인의 이온주입에 대한 상기 소정의 가속에너지는 인농도의 피이크깊이가 비소농도의 피이크깊이보다 얕게 되도록 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019880015348A 1987-12-04 1988-11-22 반도체장치의 제조방법 KR930000607B1 (ko)

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