JPS59135767A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型′亀界効果トランジスタ〔匂−
ト　、　　ＭＩ　　Ｓ　　ＦＥＴ　　（Ｍｅｔａｌ　　
　工ｎｓｕ’ｌａ↑、Ｏｒ）という〕ｆ：備え反半導体
装置の改良とその製造方法に関するものである。

り数のＭ　Ｘ　Ｂ　ＦＥＴを半導体チップに集積してな
る半導体装置は、近来、高集積化および高速什の一途に
ある。

ｉ１１記１ｘＩｓＦＢＴ間の接続には種々の形態がある
が、ｖ５接するＭＩｅＦＩｕＴ５Ｊｌ’ｉ接続する形態
が論理回路の構成においては多くなる。従来の隣接する
ＭＩＳＦＥＴ間は、１つのＭ工ＥＩＦＥＴ全構成するゲ
ート電極と他のＭＩＳＦＥＴ’ｉ構成する半導体領域（
ソースもしくはドレイン領域）との接続においては、前
記ゲート電極の一端上および半導体領域上の絶縁膜に接
続孔を設け、該接紗孔會介して上層にある配線によって
接続してい穴。

その霞めに、その配線部分には他のための配線を施すこ
とができず、配線形態に制［ポ金牛じてい／こ。、従っ
て、前記のような制限のために、才導体装ｆｉ’ｆの集
積度を向上することができない欠点かぁ−）ｋ。

また、このような欠点全除去するために、ダイレクトコ
ンタクトと称さＪｌるものがある。これは、前記１つの
ＭＩＳＦＥＴのゲート電極の一端をり止在ゼしめ、この
一端を他のＭＩＳＦＥＴ１構成する半導体領域に直接接
続する方法である１、し、かり。

なから、前記ゲート電極の材料は、半導体装置の年稍度
全向」ニするなどのｋめに多結晶シリコン（以下、ポリ
シリコンという）が多く使用はれている。、このポリシ
リコンは、高担扮（ｉｉ’＋　、高容搦仙を有（〜でい
る。そのために、半導体装置の動作速度金向上すること
ができ力い欠点があった。

本発明の目的は、前記欠点を除去し、、ＭＩＳＦＥＴ間
の接続において配線形態に制限を生じること全低減し２
、半導体装置の集積度全向上することにある。

本発明のもう一つの目的は、ＭＩＳＦＥＴ間の接続に低
抵抗および低容量の配ｆｆＭ、栃料金用いて、半導体装
置の動作速度を向上することにある。

以＋、一実施例とともに、本発明の詳細な説明する。

寿お、全図において、同様の機能を有するものは同−符
号を付け、そのくり返しの説明は省略する。

第１図は、本発明の一実施ψｌ　Ｑ説明するための半導
体装置の要部争）ネｙ断侑１図である。本実施例は、半
導体素子（ＩＪＩよりＦＥＴ）Ｑ、＋　と半導体素子（
ＭｘｓＴ刊Ｔ）Ｑ、２が隣接してお９、ＭＩＳＦＢＴＱ
、、のゲート電極が延在してＭ　Ｉ　８　Ｆ　Ｗ　Ｔ　
Ｑ　ｒの半導体領域に接ｉ−ｇ′ｔ］、ているダイレク
トコンタクトについて説明する。

第１図にふ−いて、１けＭ工５ＦＫＴ力と全形成するた
めの半導体基板である７、４は半導体基板１表面部のＭ
Ｉ　Ｓ　ＦＥＴ間に設けられた絶縁膜（フィールド絶縁
１ｉｉＡ）であり、ＭＩＳＦＥＴ間を霜受的に分離する
ためのものである。５＋−ｉ′絶ｗ膜４下部ＶＣわけら
力女ｐ　型のチャンネルヌトソパ領域であり、ＭＩＳＦ
ＥＴ間ｔより完全に分離するためのものである。６ばＭ
ＩＳＦＥＴ部に設けら１１女組・縁膜（ケート絶縁膜）
である。１０け絶縁膜６十に設けられ反ゲート電極であ
り、ポリシリコン７とモリブシリサイド（Ｍ、θｉ２）
　　とからなる但抵扮配糾９によって構成さねている。

このゲート電極１０−１そわに電圧を印加することによ
って絶縁膜６を介し女手導体基板１の表面近傍に反転層
（チャンネル９６域）全形成するＩＣめのものである。

ゲート電極１０け、千ｔ１を構成する低担和配線９によ
って、抵抗値と容匍飴全空ニジ（低減−するようになっ
ている。こｉｌによって、そのｌｉ′１１Ｖ分の動作速
１Ｎ’ｅ向上するようになっている。Ｊｌは他のＭＩＳ
ＦＢＴＱ、２などのゲート電極１０の一端が延在してい
るゲート電極の延在部でを）す、ＭＩＳＦＥＴＱ、＋と
ＭＩＳＦＢＴＱ、、全接続するｆｃめのものである。こ
の接続は、ゲート電極１０およびゲート電極の延在部１
１全構成する低損」Ａ配線９１でよって行われている。

１２け全面？ｉ−核うように設けらｆ’ｌｌｃリンシリ
ク−トガラス（ｐｓｏ）からなる絶縁膜であり、多層化
によって成長１′る起伏部會絽利Ｅ、Ａ・つ、青４導体
装置７＜ｊの特性にし４ｊトゲ焉父る」−トリウム（Ｎ
ａ、）イオンを雇・獲するｆ（ど）のものである。１３
σ絶縁膜１２のＦｉ定の（５’ｙ値に設け（−＞７′ｌ
＊　ｉ！ｆ７１−　（コンタクトホーノＬ）であり、グ
ー１−　＄極の延在部１１と絶縁膜１２上剖に設けらノ
また配線１１４と全接結するためのものである。１５Ｆ
ｉＭＩＢＦＥＴＱ、上部のゲート電極１０の両側の半導
体基板１表面部に設けらｔｌ、かつ、（１１ｊのＭＪＥ
ＦｇＴＱ、、ｆＸどのゲート電極の延在部１−１．ゲ構
）Ｎする低抵抗配線９の上部の半導体基板１上面部に設
けもねたρ　型の半導体領域（ソーヌシよびドし・イン
領域）である。この半導体領域１５の一部と低抵抗配線
９とが接ｖｔＬ、、隣接するＭＩＦＥＦＥＴＱ　＋　　
＋　Ｑ、ｚ　ｋ接続するようになっている。

次に、前記一実施例のＭ造方法全曲明する。

第２図へ第１０図は、本発明の一実施例の製造方法を説
明するだめの各製造］−程における半導体装置の要部断
面図である。

捷す、シリコン（Ｓｌ）却結晶からなり、ボロン（■３
）イオンの不純物を１×１０１４〜ＩＸ１．０”原子個
／Ｃ〃１程度有するｐ型の半導体基板］を用意する３、 第２図に示すように、１０００℃程度の熱処理によって
半導体基板１上に表面酊゛化１・でよる′Ｌ酸化シリコ
ン（Ｓｉｎ、）の絶縁ＩＪｕ２′に形成する。この絶縁
膜２の膜厚は、２３０〜２５　ＯＸ札！度でよい。

第２図に示す工程の後に、・全面に５００″Ａ稈度の膜
厚のナイトライド（５１ｇＮ４）ｋデポジションし、半
導体素子（ｕ：ｔｓｙｇＴ）となる部分り外のナイトラ
イド全除去１て、耐イオン１’ｌＪ込み訃よび耐熱処理
のだめのマスク３全形成する。このマスク３を用いて、
ＭＩＳＦＥＴ間をよシ完全に分離するチャンネルヌトノ
ハ領域形成のだめの不純物を半導体基板１に打込むと、
第３図に示すようになる。前記不純物のわ込みはボロン
（Ｂ）イオンを用い、１×１０１２〜１−×１０′３原
子個／　ｃｒＡ程度の不純物濃度で、、７５［ＫθＶ〕
程度のエネルギによるイオン注入法（工ｏｎ　Ｉｍｐｌ
ａｎｔａｔ、ｉｏｎ　）を用いわ、はよい。

第３図に示す工程の後に、マスク３金用いて、全面ＫＨ
）（１０℃程度の熱グ（理金旅１−ｌＭＩＳＦＥＴ間を
分離するための絶縁膜（フィールド絶縁膜）４會形成す
る。こわと同時に、絶縁膜４１部の不純物を引き伸し拡
徴し１、第４図に示すように、ｐ　型のチャンネルヌト
ソバ領域５を形成する。

前記絶縁膜４の膜厚は、０．９〜１．０μｍ程度でよい
。

第４図に示す工程の後に、マスク３金除去し、Ｍ工５Ｆ
ＫＴとなる部分の絶縁膜２全除去するだめｖＣ１全面に
工・ソチングを施す。そ（て、再びＭｉｓＦＥＴとなる
部分に、絶縁膜（ゲート絶縁ｎす）６を形成するように
１０００℃４＋−ｊ　Ｉｎの熱処理ｋ　１ｍすと、第５
図に示すようになる６絶縁膜６の膜ノ９は、３００〜５
００　Ａ皆でよい。

第５図に示す工程の後に、グー　ト電極の一部となるポ
リシリコン７を全面に２５０ＯＡ程度の展゛ｉ犀チーＦ
　ポジションし、導電性を・持たせるだめにリンイオン
の不純物金拡散（リン処理）してｐ型にする。この上部
全面にボトレジヌトヶ形成し、後の工作によって形成ζ
わる低抵抗配線とＭＩｉＥ＋ＦＥＴとの接続部分上のホ
トレジヌト全除去ｔ１酊エツチングおよび耐イオン打込
みのだめのマスク８を形成する。このマスク８を用いて
、工、・チングを施してポリシリコン７の一部全除去す
るし、低抵抗配線との接続孔（コンタクトホー９１・）
ｃを形成すると、第６図に示すようになる。

第６図に示す工程の後に、マスク８全用いて、後の工程
によって形成ζすする低抵抗配線と接続するｍｘｓｙｙ
、Ｔ’ｆ’ＡＫ半導体領域全形成するだめの不純物？打
込む。このＡ１１１物の打込みは、ヒ素（Ａ、）イオン
の不純物を用い、その不純物２５度は１〜５　Ｘ　ｉ　
Ｑ　ｌ　５原子個／〜稈度と１２５、イオン注入法で８
０［ＫｅＶ］程度のエネルギで行なえＶＪ′よい。この
後、マスク８を除去すると、第７図に示すようになる。

第７図に示す工程の後に、菊ｓ　１＋＋する絶縁膜６を
除去Ｌ−で、第８図に示すように、七すブシリザイド（
ＭｏＳｉ　）からなる低抵抗配線９全全面に：３０００
Ａｈ度の膜厚でデポジションし、１ｏｏｏ℃稈度の熱処
理によって低抵抗配線９の抵抗細分低減さゼ−る。この
低損梢配線９は二元ヌバッタ技術（ＯＯｐｐｕｔ、ｔθ
ｒ　）を用いわはよいが、イバ抵’ｆｒ”＋、　ｆ’＋
ｉ：　７ＪＮ　９のｓｉ性（カバレッチ）の艮いＣＶ　
］’　（Ｏｈｅｍｉ−ｃ、ａｌｖａｐｏｕ、ｒ　Ｄｅｐ
ＯＲ１ｔｉＯｆ’ｉ　）　ｒで形成してもよい４．４た
、低抵抗配線９としては、タングステン（Ｗ）、チタン
（Ｔｉ）、タン・タル（Ｔａ）などの高融点金属・；・
そＪ］らとシリコン（ｓｊ　）の化合物であるタングス
テンシリサイド（ＷＳｉ、２　）　、チタンシリサイド
（Ｔｉｓｖｚ）、　　クンタルシリザイド（Ｔａ８１ｚ
）　　などのシリサイドを用いてもよい。。

第８図に示す工程の後に、全面に＝ｌルジストを形成シ
１、ゲート電極〉よびケート甫１極の延在部となる部分
上以外のホトレジストを除去１１耐エツチングおよび耐
イオン打込みのだめのマスク金形成する１、このマスク
全円いて工・ソチングケ施］、低抵抗配線９の一部、ポ
リシリコン７の一部および絶縁膜６の一部を除去１−、
ケート霜、極１０およびゲート電極の延在部１１（Ｃ形
成する。さらに、前記マスクを耐・１オン打込みのだめ
のマスクとして用い、前記エツチングによって露出した
部分の半導体基板１に半導体領域形成のための不純物を
打込むと、第９図に示すようになる。この不純物の打込
みは、ヒ素イオンの小細１物を用い、その不純物濃度は
１〜５　Ｘ　Ｉ　Ｑ　＋　５原子個／６Ｉ稈度と（、イ
オン注入法で８０（ＫｅＶ：）程度のエネルギで行なえ
ばよい。

第９図に示す工程の後に、全面にリンシリケートガラス
（ＰＳＧ）からなる絶縁膜１２？形成する。この後、絶
縁膜４のＦｌｉ定部上の絶縁膜１１こゲート電極の延在
部１１と後に形成感れる上部配線との接続孔（コンタク
トホール）１３ケ形成する。この後、熱処理音節し、部
１記打込１ｉ１．た不純物音引き伸し拡散することによ
っで１１−４型の半導体領域（ソースおよびドレイン領
域）１５を形成する。こｆｌと同時に、絶縁膜１２にグ
ラスフローゲ施し、多層化によって成長する起伏部ケ秒
、和する。前記接続孔１３を介してゲ−ト電（夕の延在
部１１と接続するように、レリえは゛アルミｙ−ウムの
自１１線１４を形成すると第Ｊ−０図に示すようになる
。

こわら−迎の工程によって、本実施例の半導体装ｌ＾゛
は児成する。なお、この後に保設膜等の処理を施し７て
もよい。

第１１図は、本発明の一実施例の他の製造方法を説明す
るため一製造工程における半導体装置の要部断面図であ
る。本実施し１ｊは、前記一実施例の製造方法において
、ＭＩ８Ｉ＋’ＢＴ間の接続部である低抵抗配線下部の
半導体領域の他の形成方法を説明するだめのものである
。

か１記−実施例の製造方法の第６図に示す工程の後に、
露出する絶縁膜６を除去ｌ、２て半導体基板１の表面を
露出させる。この後、低抵抗配線９を全面にデポジショ
ンし、１０００℃程度の熱処理によって低抵抗配線９の
供抗値？低減埒ぜる。そし７て、低抵抗配線９に１００
０℃程度の温度でリン処理金施す。こむによって、低抵
抗配線９と半６体基板１とが直接接続する部分から半導
体基＆１ヘリンイオンの不純物全拡散し、Ｄ＋型の半導
体領域１５Ａが形成嘔釣ると、第１１図に示すようにな
る。

第１１図に示す工程の後に、前記一実施例の製造方法の
第９図以後の工程を用いることによって、本実施例の半
導体装１６は７．成する１゜愈お、本発明は、前記実施
め１に限定されることなく、その讐旨を変更り、ない訃
、Ｖ叶こｉ＋−いて紳り変更し得ることは勿論である。

以上鮨、明し、７たように、本発明によりは、ポリシリ
コンと低抵抗配線からなるター）・布鞄を（Ｉｔｆｉえ
たＭＩ８’ＦＥ’Ｉ’間の接続において、１つのＭＩＳ
Ｆ’Ｅ丁のゲート市１極が卯在して他のｈ’＋　Ｉ　Ｆ
Ｉ　Ｆ　Ｅ　Ｔの半導体領域に接続するダイレクトコン
タクトが、その接続部において恢抵槓配線によって接続
される。従って、配線抵抗が低減１−１１”′２！ｊ４
体装置ｉｄｊの動作速度ケ向上することができる。たら
に、訟接するＭＩＳＦＩ！！Ｔ用の接続はダイレクトコ
ンタクト金円いることによって、上部配ｍｋ用いること
がなくなる。従って、上部配線の配置ト（形態ＶＣ余裕
が生じ、半導体装置の集積度會向−ヒす゛ることかでき
る。

【図面の簡単な説明】

第１図は、本発明の一実施例金説明するだめの半導体装
置′の壁部州税断面しｊ１ 第２図−２第１０図に、本発明の一実施例１の製造方法
を説明するだめの各製造工程における半導体装｛＾の要
部断面図、 第１１図は、本発明の仙の実施例１の製造方法を説明す
るための一製造工程における半導体装置の要部断面図で
ある。 図中、１・・・半導体基ｉ、、２，４，６．１２・絶縁
膜、３，８・・・マスク、５・・チャンネルストッパ領
域、７・・・ポリシリコン、９・・低抵抗配線、１０・
ゲート電極、１１・・・ゲート電極の延在部、１３・・
・接続孔、１４・・・配線、１，５，１５Ａ・・・生導
体碩域である。 第　　２　　図 ２ 第　　３　　図 第　　４　図 ・・　　、第・５図 、　　　　　　第　　６　図 第　　７　図 ５（Ｐ’／ 第８図 第１０図 ｊ−（Ｐつ 、第１１図 、　　′　　　　　、

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の基板に設けられに第２導１「、型の半
   導体領域と、該半導体領域の一端の前記基板上部に設け
   られた第１絶縁膜と、前記半導体領域の他端の前記基板
   上部に設けられた第２絶に膜と、前１第１絶縁膜上に設
   けらｔ］女ゲート箪電極、前％ｒＪ、半導体領域の他端
   側のと一端が接続ｌ−７、かつ、その他端が第２絶縁膜
   上を延在する配線とを備えた半導体装置において、前記
   ゲート電極は前記第１絶縁膜上に設けられた第１ｆｆｌ
   とその上に設けられπ第２層とからなる２層構造となっ
   ており、前記配線は前記第２絶縁膜上に設けられた前記
   第１層と同−利料の第１層と、前記半導体領域の他端側
   に一端が接続し他端が第２絶糾膜上の第１層上に延在す
   る前記第２層と同一材料からなる第２層との２層構造と
   なっていることを特徴とする半導体装置。 ２、第１導霜、型の基板上部に第１絶縁膜と該第１絶縁
   膜と離隔して第２絶縁膜を形成するＴ稈と、前記第１Ｍ
   ２縁膜および第２絶縁膜の−Ｆ部に第１層を形成する工
   程と、前記第１絶縁膜と第２絶縁膜との間の基板に第２
   導電、型の半導体領域全形成する工程と、前記第１絶縁
   膜の第１層上に該第１層と異なる材料の第２層を形成［
   、かつ、第２絶縁膜側部の半導体領域と−・端が接続し
   他端が第２絶縁膜十の第１１Ｗ上に延在するように第１
   層と異なる利料の第２層全形成するＩｆｊとを備えたこ
   とを特徴とする半導体装置の製布方法。 ３、第１導１ｂ”、型の基板上部に第１絶縁膜と該第１
   絶縁膜と離隔して第２絶糾膜を形成する工程と、前記第
   １絶縁膜卦よび第２絶縁膜の上部に第１層全形成する工
   程と、前記第１絶縁膜の第１．　Ｉｖｉ十に該第１層と
   異なる拐料の第２層を形成し１、かつ、第２絶縁膜側部
   の半導体領域と一端が接続し他端が第２絶縁膜上の第１
   層上に延在するように第１層と異なる旧料の第２層を形
   成する］−稈と、前記第１絶縁膜と第２絶縁膜との間の
   基板に第２導電型の半導体領域を形成する工程とを備え
   たことを肋り〆どする半導体装置の製造方法。