JPH0732192B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0732192B2 JPH0732192B2 JP62130116A JP13011687A JPH0732192B2 JP H0732192 B2 JPH0732192 B2 JP H0732192B2 JP 62130116 A JP62130116 A JP 62130116A JP 13011687 A JP13011687 A JP 13011687A JP H0732192 B2 JPH0732192 B2 JP H0732192B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- type
- wiring
- gate electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
半導体記憶装置の高集積化を実現させるためには、配線
パターンの単純化、多層化によりメモリセルの面積縮小
化が図られる。
パターンの単純化、多層化によりメモリセルの面積縮小
化が図られる。
従来の半導体装置は、例えば完全CMOS型のSRAMセルのよ
うにＰチャネルトランジスタのＰ型拡散領域とＮチャネ
ルトランジスタのＮ型多結晶シリコン層からなるゲート
電極との接続個所においては、Ｐ型拡散領域とＮ型多結
晶シリコン層の間にアルミニウム配線を介在させて接続
していた。
うにＰチャネルトランジスタのＰ型拡散領域とＮチャネ
ルトランジスタのＮ型多結晶シリコン層からなるゲート
電極との接続個所においては、Ｐ型拡散領域とＮ型多結
晶シリコン層の間にアルミニウム配線を介在させて接続
していた。
上述した従来の半導体装置は、Ｐ型拡散領域とＮ型多結
晶シリコン層との間にアルミニウム配線を介在させて接
続しているため、この接続配線用のアルミニウム配線パ
ターンが必要となり、他のアルミニウム配線との相互関
係で配線パターンの自由度が少なくなり、更に各接続個
所での設計上のマージンが必要となる等の原因により、
微細化を妨げているという問題点がある。
晶シリコン層との間にアルミニウム配線を介在させて接
続しているため、この接続配線用のアルミニウム配線パ
ターンが必要となり、他のアルミニウム配線との相互関
係で配線パターンの自由度が少なくなり、更に各接続個
所での設計上のマージンが必要となる等の原因により、
微細化を妨げているという問題点がある。
本発明の目的は、Ｐ型（又はＮ型）拡散領域とＮ型（又
はＰ型）不純物を含む配線層との接続を簡素化し、微細
化に適した半導体装置の製造方法を提供することにあ
る。
はＰ型）不純物を含む配線層との接続を簡素化し、微細
化に適した半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、一導電型半導体基板
の主表面に逆導電型のウェルを形成し該ウェルを含む前
記半導体基板表面にフィールド絶縁膜を選択的に形成し
て前記ウェルの表面と前記ウェル以外の領域の表面のそ
れぞれに素子形成領域を区画する工程と、前記それぞれ
の素子形成領域の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を含む表面に第１の多結晶シリコ
ン層を堆積し選択的にエッチングして前記ゲート絶縁膜
上のゲート電極および該ゲート電極と接続し前記フィー
ルド絶縁膜上に延在する配線を形成する工程と、前記ゲ
ート電極およびフィールド絶縁膜をマスクとして前記そ
れぞれの素子形成領域に不純物を導入して前記それぞれ
の素子形成領域と反対導電型の拡散領域を設けてＮチャ
ネル型とＰチャネル型のMOSトランジスタを形成する工
程と、前記ゲート電極を含む表面に層間絶縁膜を形成す
る工程と、前記層間絶縁膜を選択的にエッチングして前
記MOSトランジスタのいずれか一方の型のトランジスタ
の前記配線の前記フィールド絶縁膜上に位置する一端部
分と他方の型のトランジスタの拡散領域の前記フィール
ド絶縁膜に接する表面部分および前記配線の一端部分か
ら前記拡散領域の表面部分間の前記フィールド絶縁膜の
上面部分を連続的に露出する開口部を形成する工程と、
前記開口部を含む表面に前記拡散領域と同一導電型の不
純物をドープした多結晶シリコン層を設けこれを選択的
にエッチングすることにより前記開口部を充填して前記
一方の型のトランジスタの前記配線と前記他方のトラン
ジスタの拡散領域とを電気的に接続する電極配線を形成
する工程とを含んで構成される。
の主表面に逆導電型のウェルを形成し該ウェルを含む前
記半導体基板表面にフィールド絶縁膜を選択的に形成し
て前記ウェルの表面と前記ウェル以外の領域の表面のそ
れぞれに素子形成領域を区画する工程と、前記それぞれ
の素子形成領域の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を含む表面に第１の多結晶シリコ
ン層を堆積し選択的にエッチングして前記ゲート絶縁膜
上のゲート電極および該ゲート電極と接続し前記フィー
ルド絶縁膜上に延在する配線を形成する工程と、前記ゲ
ート電極およびフィールド絶縁膜をマスクとして前記そ
れぞれの素子形成領域に不純物を導入して前記それぞれ
の素子形成領域と反対導電型の拡散領域を設けてＮチャ
ネル型とＰチャネル型のMOSトランジスタを形成する工
程と、前記ゲート電極を含む表面に層間絶縁膜を形成す
る工程と、前記層間絶縁膜を選択的にエッチングして前
記MOSトランジスタのいずれか一方の型のトランジスタ
の前記配線の前記フィールド絶縁膜上に位置する一端部
分と他方の型のトランジスタの拡散領域の前記フィール
ド絶縁膜に接する表面部分および前記配線の一端部分か
ら前記拡散領域の表面部分間の前記フィールド絶縁膜の
上面部分を連続的に露出する開口部を形成する工程と、
前記開口部を含む表面に前記拡散領域と同一導電型の不
純物をドープした多結晶シリコン層を設けこれを選択的
にエッチングすることにより前記開口部を充填して前記
一方の型のトランジスタの前記配線と前記他方のトラン
ジスタの拡散領域とを電気的に接続する電極配線を形成
する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１の
主表面にＮ型ウェル２を形成し、Ｎ型ウェル２を含むＰ
型半導体基板１の表面に素子分離用のフィールド絶縁膜
３を選択的に形成してＮ型ウェル２の表面とＮ型ウェル
２以外の領域の表面のそれぞれに素子形成領域を区画す
る。次に、前記それぞれの素子形成領域の表面にゲート
絶縁膜４を形成する。次に、全面に多結晶シリコン層を
堆積し選択的にエッチングしてＮ型ウェル２のゲート絶
縁膜４の上のゲート電極５とＮ型ウェル２以外の前記素
子形成領域のゲート絶縁膜４の上のゲート電極および該
ゲート電極と接続してフィールド絶縁膜３の上に延在す
る配線（以後ゲート電極配線と記す）６を形成する。次
に、Ｎ型ウェル２以外の領域をホトレジスト膜（図示せ
ず）で被覆しゲート電極５およびフィールド絶縁膜３を
マスクとしてＮ型ウェル２の前記素子形成領域にのみ不
純物をイオン注入してソース・ドレイン領域となるＰ型
拡散領域７を形成してＰチャネル型MOSトランジスタを
設け、前記ホトレジスト膜を除去する。次に、同様の工
程でＮ型ウェル２以外の素子形成領域内にゲート電極配
線６およびフィールド絶縁膜３をマスクとして不純物を
イオン注入しＮ型拡散領域（図示せず）を形成してＮチ
ャネル型MOSトランジスタを設ける。
主表面にＮ型ウェル２を形成し、Ｎ型ウェル２を含むＰ
型半導体基板１の表面に素子分離用のフィールド絶縁膜
３を選択的に形成してＮ型ウェル２の表面とＮ型ウェル
２以外の領域の表面のそれぞれに素子形成領域を区画す
る。次に、前記それぞれの素子形成領域の表面にゲート
絶縁膜４を形成する。次に、全面に多結晶シリコン層を
堆積し選択的にエッチングしてＮ型ウェル２のゲート絶
縁膜４の上のゲート電極５とＮ型ウェル２以外の前記素
子形成領域のゲート絶縁膜４の上のゲート電極および該
ゲート電極と接続してフィールド絶縁膜３の上に延在す
る配線（以後ゲート電極配線と記す）６を形成する。次
に、Ｎ型ウェル２以外の領域をホトレジスト膜（図示せ
ず）で被覆しゲート電極５およびフィールド絶縁膜３を
マスクとしてＮ型ウェル２の前記素子形成領域にのみ不
純物をイオン注入してソース・ドレイン領域となるＰ型
拡散領域７を形成してＰチャネル型MOSトランジスタを
設け、前記ホトレジスト膜を除去する。次に、同様の工
程でＮ型ウェル２以外の素子形成領域内にゲート電極配
線６およびフィールド絶縁膜３をマスクとして不純物を
イオン注入しＮ型拡散領域（図示せず）を形成してＮチ
ャネル型MOSトランジスタを設ける。
次に、第１図（ｂ）に示すように、全面にシリコン酸化
膜等の層間絶縁膜８を0.6μｍの膜厚に形成し、選択的
にエッチングしてＰ型拡散領域７のコンタクト用および
ゲート電極配線６のコンタクト用開口部９を設ける。
膜等の層間絶縁膜８を0.6μｍの膜厚に形成し、選択的
にエッチングしてＰ型拡散領域７のコンタクト用および
ゲート電極配線６のコンタクト用開口部９を設ける。
次に、第１図（ｃ）に示すように、全面にP+型不純物を
ドープした多結晶シリコン層を堆積し、これを選択的に
エッチングしてＰ型拡散領域７およびゲート電極配線６
とコンタクトする電極配線10を形成する。ここで、Ｎ型
のゲート電極配線６とP+型の電極配線10とのコンタクト
部分で弱いPN接合を形成することがあるが回路上順方向
電流の流れる向きにPN接合を形成すれば良い。また、ゲ
ート電極配線６および電極配線10を構成する多結晶シリ
コン層の不純物濃度を約１×1018cm-3〜１×1020cm-3と
するとPN接合は不明確となり方向性を無くすことができ
る。
ドープした多結晶シリコン層を堆積し、これを選択的に
エッチングしてＰ型拡散領域７およびゲート電極配線６
とコンタクトする電極配線10を形成する。ここで、Ｎ型
のゲート電極配線６とP+型の電極配線10とのコンタクト
部分で弱いPN接合を形成することがあるが回路上順方向
電流の流れる向きにPN接合を形成すれば良い。また、ゲ
ート電極配線６および電極配線10を構成する多結晶シリ
コン層の不純物濃度を約１×1018cm-3〜１×1020cm-3と
するとPN接合は不明確となり方向性を無くすことができ
る。
以上説明したように、本発明は、一方の型のトランジス
タのゲート電極配線の一端部分と他方の型のトランジス
タの拡散領域の表面部分との間を連続的に露出する開口
部に他方の型のトランジスタの拡散領域と同一導電型の
不純物を含む多結晶シリコン膜を充填して一方の型のト
ランジスタのゲート電極配線と他方のトランジスタの拡
散領域とを電気的に接続することにより、コンタクト領
域を縮小できるという効果を有する。
タのゲート電極配線の一端部分と他方の型のトランジス
タの拡散領域の表面部分との間を連続的に露出する開口
部に他方の型のトランジスタの拡散領域と同一導電型の
不純物を含む多結晶シリコン膜を充填して一方の型のト
ランジスタのゲート電極配線と他方のトランジスタの拡
散領域とを電気的に接続することにより、コンタクト領
域を縮小できるという効果を有する。
また、従来、このコンタクトに必要であったアルミニウ
ム配線パターンを無くすことができ、他のアルミニウム
配線との相互関係で制限されていた配線パターンの自由
度が増し、それに付随した設計上のマージンを無くすこ
とができるため、半導体素子の微細化を実現できるとい
う効果を有する。
ム配線パターンを無くすことができ、他のアルミニウム
配線との相互関係で制限されていた配線パターンの自由
度が増し、それに付随した設計上のマージンを無くすこ
とができるため、半導体素子の微細化を実現できるとい
う効果を有する。
第１図は本発明の一実施例を説明するための工程順に示
した半導体装置の断面図である。 １…Ｐ型半導体基板、２…Ｎ型ウェル、３…フィールド
絶縁膜、４…ゲート絶縁膜、５…ゲート電極、６…ゲー
ト電極配線、７…Ｐ型拡散領域、８…層間絶縁膜、９…
開口部、10…電極配線。
した半導体装置の断面図である。 １…Ｐ型半導体基板、２…Ｎ型ウェル、３…フィールド
絶縁膜、４…ゲート絶縁膜、５…ゲート電極、６…ゲー
ト電極配線、７…Ｐ型拡散領域、８…層間絶縁膜、９…
開口部、10…電極配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 7376−4Ｍ Ｈ０１Ｌ 29/44 Ｚ
Claims (1)
- 【請求項１】一導電型半導体基板の主表面に逆導電型の
ウェルを形成し該ウェルを含む前記半導体基板表面にフ
ィールド絶縁膜を選択的に形成して前記ウェルの表面と
前記ウェル以外の領域の表面のそれぞれに素子形成領域
を区画する工程と、前記それぞれの素子形成領域の表面
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を
含む表面に第１の多結晶シリコン層を堆積し選択的にエ
ッチングして前記ゲート絶縁膜上のゲート電極および該
ゲート電極と接続し前記フィールド絶縁膜上に延在する
配線を形成する工程と、前記ゲート電極およびフィール
ド絶縁膜をマスクとして前記それぞれの素子形成領域に
不純物を導入して前記それぞれの素子形成領域と反対導
電型の拡散領域を設けてＮチャネル型とＰチャネル型の
MOSトランジスタを形成する工程と、前記ゲート電極を
含む表面に層間絶縁膜を形成する工程と、前記層間絶縁
膜を選択的にエッチングして前記MOSトランジスタのい
ずれか一方の型のトランジスタの前記配線の前記フィー
ルド絶縁膜上に位置する一端部分と他方の型のトランジ
スタの拡散領域の前記フィールド絶縁膜に接する表面部
分および前記配線の一端部分から前記拡散領域の表面部
分間の前記フィールド絶縁膜の上面部分を連続的に露出
する開口部を形成する工程と、前記開口部を含む表面に
前記拡散領域と同一導電型の不純物をドープした多結晶
シリコン層を設けこれを選択的にエッチングすることに
より前記開口部を充填して前記一方の型のトランジスタ
の前記配線と前記他方のトランジスタの拡散領域とを電
気的に接続する電極配線を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130116A JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130116A JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293858A JPS63293858A (ja) | 1988-11-30 |
| JPH0732192B2 true JPH0732192B2 (ja) | 1995-04-10 |
Family
ID=15026331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130116A Expired - Lifetime JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732192B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147829A (ja) * | 1987-12-04 | 1989-06-09 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1142261A (en) * | 1979-06-29 | 1983-03-01 | Siegfried K. Wiedmann | Interconnection of opposite conductivity type semiconductor regions |
| JPS57113285A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Semiconductor device |
| JPS59205750A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6231155A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 半導体装置 |
-
1987
- 1987-05-26 JP JP62130116A patent/JPH0732192B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63293858A (ja) | 1988-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890004962B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6022765A (en) | Semiconductor device having a SOI structure and a manufacturing method thereof | |
| US4755864A (en) | Semiconductor read only memory device with selectively present mask layer | |
| US5028975A (en) | Semiconductor devices and a process for producing the same | |
| JPH05102436A (ja) | 半導体メモリ装置とその製造方法 | |
| US4965216A (en) | Method of fabricating a bi-CMOS device | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| US5643832A (en) | Semiconductor device and method for fabrication thereof | |
| US4570175A (en) | Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations | |
| US5219770A (en) | Method for fabricating a MISFET including a common contact window | |
| US5390144A (en) | Semiconductor memory | |
| JPH02130872A (ja) | ポリシリコントランジスタの製造方法 | |
| KR900000065B1 (ko) | 독출전용 반도체기억장치와 그 제조방법 | |
| KR900007904B1 (ko) | 상보형 반도체장치의 제조방법 | |
| JPH09167838A (ja) | 半導体装置及びその製造方法 | |
| JPH0732192B2 (ja) | 半導体装置の製造方法 | |
| JPS5951143B2 (ja) | Ｍｉｓ形半導体装置 | |
| JPS618969A (ja) | 半導体集積回路装置 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2596198B2 (ja) | Ｍｏｓ型読み出し専用半導体記憶装置 | |
| JP2990288B2 (ja) | ゲートアレイ | |
| JP2534667B2 (ja) | 半導体装置及びその製造方法 | |
| JP2876716B2 (ja) | 半導体装置 | |
| JPH03152939A (ja) | 半導体集積回路装置 | |
| JPH0773124B2 (ja) | 半導体装置の製造方法 |