KR100345662B1 - 반도체소자의게이트절연막형성방법 - Google Patents

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Abstract

본 발명은 소정의 하부공정이 진행된 실리콘 기판 상부에 산화막을 형성하는 제1 단계 ; 및 상기 실리콘기판 및 상기 산화막 사이의 계면에 옥시나이트라이드층을 형성하되 , 상기 옥시나이트라이드층은 N2O에 NH3가 소량일정비율로 혼합된 분위기에서 O2를 넣어 형성하는 제2 단계를 포함하여 이루어지는 반도체소자의 게이트절연막 형성방법을 제공함으로써 반도체소자의 전기적 특성 향상을 도모한다.

Description

반도체 소자의 게이트 절연막 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 게이트절연막의 전기적인 특성을 향상시킨 반도체 소자의 게이트절연막 형성방법에 관한 것이다.
일반적으로, CMOS 트랜지스터에 있어서, P채널 펀치 감쇠(punchdcgradation)를 막기 위해 B 또는 BF2의 이온주입에 의 한 P+ 폴리 실리콘 게이트를 갖는 PMOS구조를 채택한다 그러나, 이 폴리실리콘 게이트의 'B'가 게이트산화막을 뚫고 채널영역까지 침투함으로써 문턱 전압 조절을 어럽게 하거나 공정마진이 감소하게 되는 문제점이 발생하였다.
이러한 문제를 해결하기 위해 종래에는 'B'의 침투를 억제하는 옥시나이트라이드(oxynitrlde)층으로 게이트 절연막을 형성하였다.
그러나, 이러한 옥시나이트라이드층은 NH3, N2O등을 사용하여 형성하는바, NH3계의 옥시나이트라이드층을 형성하는 경우에는 H2관련 트랩(trap)의 문제를 일으키고, N2O계의 옥시나이트라이드층의 경우에는 N의 양이 극히 낮고 옥시나이트라이드 성장속도가 매우 느리며 TDDB(time dependent dielectric breakdown) 특성을 향상시킬 수 없다. 또한, 옥시나이트리이드는 Si-SiO2경계에서 N의 침입으로 추가적인 산소의 확산이 매우 어려워 원하는 두께의 게이트절연막을 얻는데 긴 시간이 필요하게 되는 문제점이 대두되고 있다.
본 발명은 이러한 문제를 해결하기 위한 것으로, NH3-N2O/O2에 의한 옥시나이트라이드층을 형성하고 인사이튜(in-Situ)로 ·N2O 어닐링함으로써 양질의 게이트절연막을 제조할 수 있는 반도체 소자의 게이트절연막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 진행된 실리콘 기판 상부에 산화막을 형성하는 제1 단계 , 및 상기 실리콘기판 및 상기 산화막 사이의 계면에 옥시나이트라이드층을 형성하되 , 상기 옥시나이트라이드층은 N2O에 NH3가 소량 일정비율로 혼합된 분위기에서 O2를 넣어 형성하는 제2 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도(a) 내지 제1도(d)에 본 발명에 의한 게이트절연막 형성방법을 공정순서에 따라 도시하였다.
본 발명은 먼저, 실리콘기판 표면의 유기물, 무기물, 불순물입자(Particls), 자연산화막등을 제거하기 위해 H2SO4/H2O2/H20 --> UF/H2O(1:50)--> NH4OH/H2O2/H2O --> HF/H2O(1:100)의 순서대로 세정공정을 순차적으로 실시한다. 이러한 다단계의 세정공정의 각 단계 사이에는 순수(deionized water)에 린스를 행하여 최종적으로 1PA 건조시킨다. 이와 같이 세정공정을 마친 실리콘기판(1) 상부에 제1도(a)에 도시된 바와 같이 90 ± 100℃에서 순수한 O2만으로 게이트산화막(2)을 50 ∼ 100Å 정도 성장시킨다.
다음으로, 제1도(b)에 도시된 바와 같이 N2O에 NH3가 2 ∼ 8%정도 혼합된 분위기에서 02를 넣어 SiO2-Si 계면에 옥시나아트라이드층(3)을 20 ∼ 50Å정도 추가로 성장시킨다. 이때 , 상기 옥시나이트라이드층(3)은 질소와 산소가 상기 형성된 산화막(2)을 뚫고 기판의 Si과 반응하기 때문에 산화막(2)아래의 계면에 형성되게 된다. 그리고, 상기 소량 함유된 NH3는 N2O와 반응하여 H2O를 형성함으로써 계면에서의 옥시나이트라이드 형성속도를 증가시킨다. 또한 산화막 벌크내로도 질소를 침투시키는 역할을 한다.
상기와 같이 옥시나이트라이드층(3)을 형성한 후, 계속해서 N20만의 물위기에서 30분 내지 1시간정도 어닐링을 행함으로써 산화막(2)과 옥시나이트라이드층(3)으로 이루어진 최종 두께 70 ∼ 150Å 정도의 게이트절연막을 형성한다. 이때 , 게이트절연막의 두께 또는 게이트절연막의 산화막과 옥시나이 트라이드층의 두께비는 소자의 집적도에 따라 선택할 수 있다. 상기 어닐링공정은 수소의 침입으로 인한 전자 트랩을 제거시켜 TSDS특성을 향상시키기 위한 것이다.
상기 산화막(2)형성공정과 옥시나이트라이드층(3) 형성공정 및 어닐링공정은 하나의 퍼니스(ftlrnace)내에에서 웨이퍼를 꺼내지 않고 인-시츄로 연속 진행한다.
다음으로, 제1도(c)에 도시된 바와 같이 상기 게이트산화막(2)상에 LPCVD(low pressure chemical vapor deposition)법을 이용하여 620 ± 10℃의 온도에서 SiH4가스에 의한 폴리실리콘(4)을 예컨대 2000 ∼ 3000Å효정도의 두께로 증착한다. 이때 , 폴리실리콘(4) 증착공정은 상기 게이트절연막 형성후 에 지연시간없이 바로 진행한다.
이어서 , 제1도 (d)에 도시된 바와 같이 사진식각공정을 통해 상기 폴리실리콘층(4)과 게이트절연막(2,3)을 소정의 게이트패턴으로 패터닝하여 게이트 패턴(4)을 형성한다.
상기 본 발명을 CMOS소자에 적용할 경우, PMOS쪽의 P+ 게이트 폴리실리콘을 형성하기 위해서는 별도의 마스크를 추가하여 'B' 이온의 주입을 실시하는데 이는소자 특성상 미리 설계된 공정에 준하여 실시한다. NMOS쪽의 N+ 게이트 폴리실리콘도 마찬가지로 형성한다.
제2도에 본 발명에 의한 게이트 절연막을 적용한 CMOS소자의 단면구조를 나타내었다. 참조부호 12는 N웰, 13은 P웰, 10은 필드산화막을 각각 나타낸다.
이상 상술한 바와 같이 본 발명에 의하면, 양질의 옥시나이트라이드를 포함하여 이루어진 게이트절연막을 빠른 시간내에 형성할 수 있어 소자의 생산성을 향상시킬 수 있고 그에 따른 불량 발생을 감소시킬 수 있다.
또한 게이트절연막의 전기적 특성 및 신뢰성 향상으로 인한 소자의 특성을 향상시킬 수 있으며, 16M DRAM급 이상의 고집 적 소자 제조에도 적용가능할 뿐 아니라, EEPROkl등의 로직 소자등의 소자 제조에 적용이 가능하다.
제1도(a) 내지 제1도(d)는 본 발명의 일실시예에 따른 반도체 소자의 게이트 절연막 형성방법을 도시한 공정순서도
제2도는 본 발명의 일실시예에 따른 반도체 소자의 게이트 절연막을 적용한 CMOS소자의 단면구조도
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘 기관 2 : 게이트 산화막
3 : 옥시나이트라이드층

Claims (6)

  1. 소정의 하부공정이 진행된 실리콘 기판 상부에 산화막을 형성하는 제 1 단계 ; 및
    상기 실리콘기관 및 상기 산화막 사이의 계면에 옥시나이트라이드층을 형성하되 , 상기 옥시나이트라이드층은 N2O에 NH3가 소량 일정비율로 혼합된 분위기에서 O2를 넣어 형성하는 제2 단계
    를 포함하여 이루어지는 반도체 소자의 게이트 절연막 형성 방법
  2. 제1항에 있어서,
    상기 제1 단계 수행 전에,
    상기 실리콘 기판을 H2SO4/H2O2/H2O를 사용한 세정;
    HF/H2O(1.50)를 사용한 세정,
    NH4OH/H2O2/H2O를 사용한 세정 ; 및
    HF/H2O(1:100)를 사용한 세정을 순차적으로 실시하여 세정하는 것을 더 포함하여 이루어지는 반도체소자의 게이트 절연막 형성방법.
  3. 제1항에 있어서 ,
    상기 산화막은,
    900 ± 100℃의 온도에서 순수한 O2만을 이용하여 50 ∼ 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  4. 제1항에 있어서,
    상기 옥시나이트라이드층의 두께는 20 ∼ 50Å 인 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  5. 제1항에 있어서,
    상기 NH3의 혼합비율은 상기 N2O에 대하여 2 ∼ 8%로 유지하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법,
  6. 제1항에 있어서,
    상기 제2 단계 수행 후,
    N2O의 분위기에서 30분 내지 1시간 정도 어닐링을 수행하는 제3 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
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