JPH02246162A

JPH02246162A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JPH02246162A
Application number: JP6496289A
Authority: JP
Inventors: Kanji Hirano; 平野　幹二
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-18
Filing date: 1989-03-18
Publication date: 1990-10-01
Anticipated expiration: 2014-07-19
Also published as: JP2920636B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、フローティングゲート型不揮発性半導体記憶
装置のメモリ部への情報の電気的書き込みに際し、書き
込み電圧を低くできる不揮発性半導体記憶装置の製造方
法に関する。

（従来の技術）近年、ユーザ側で半導体チップ内のＲＯＭに情報を電気
的に自由にプログラムできるという使いやすさのため、
不揮発性半導体記憶装置が数多く利用されるようになっ
てきた。特にフローティングゲート型のものは一度記憶
した情報が半永久的に保持できること、また、製造プロ
セスが通常の半導体製造プロセスとほとんど同じであり
製造しやすいこと等のために利用しやすい状況にあり、
今後さらに大きな発展が期待されている。

第４図は従来のブローティングゲート型不揮発性半導体
記憶装置の単体メモリセル部の断面図を示したものであ
る。第４図において、４１はＰ型半導体基板、４２は第
１ゲート酸化膜、４３は第１ポリシリコンによって形成
されたフローティングゲート電極、４４は第２ゲート酸
化膜、４５は第２ポリシリコンによって形成されたコン
トロールゲート電極、４６および４７はＮ型不純物の拡
散によって形成されたＮ型ソース領域およびＮ型ドレイ
ン領域である。

次に書き込み時における動作を説明する。コントロール
ゲート電極４５に１２．５Ｖのゲート電圧（Ｖ、）を、
Ｎ型ドレイン領域４７に約１０Ｖのドレイン電圧（Ｖ、
）を、Ｎ型ソース領域４６およびＰ型半導体基板４１に
Ｏｖのソース電圧（ｖ８）および基板電圧（Ｖｓｕｂ）
をそれぞれ印加する。この時、ドレイン近傍ではアバラ
ンシニブレータダウンが起こり、発生した高エネルギー
を有するホットエレクトロンの一部がコントロールゲー
ト電極４５に印加された正の高電圧に引き寄せられ、第
１ゲート酸化膜によるエネルギーギャップを飛び越えて
フローティングゲート電極４３に入る。−度フローティ
ングゲート電極４３に入ったエレクトロンは、第１．第
２ゲート酸化膜４２．４４によるエネルギー障壁に囲ま
れ、フローティングゲート電極４３内に半永久的に閉じ
込められる。この閉じ込められたエレクトロンの作用で
半導体表面のゲート部分にホールが引き寄せられエレク
トロンが基板内部へ押し出されるためしきい値電圧が変
化する。このしきい値電圧の変化（書き込み前のしきい
値電圧との差）を利用して不揮発性の記憶を行っている
。

（発明が解決しようとする課題）しかしながら、上記従来の構成ではしきい値電圧の変化
を十分確保するために、書き込み時にコントロールゲー
ト電極４５に１２．５Ｖという高電圧を印加しなければ
ならないという問題があった。

１２．５Ｖという高電圧を安定して供給できる回路が必
要であり、また、通常耐圧プロセスを用いた場合は標準
トランジスタの耐圧が１４Ｖ程度であり、量産時の耐圧
バラツキの実力を考慮すると１２．５Ｖは耐圧実力との
マージンがほとんどなく、回路途中でのリーク等が発生
しやすい状況にあり、歩留りを低下させる主要な原因の
１つであり問題点であった。

本発明は上記従来の問題点を解決するものであり、書き
込み時のゲート電圧（Ｖ（１）を低下させることができ
、その結果高電圧印加回路の耐圧マージンを十分とし、
歩留り向上を図ることのできるフローティングゲート型
不揮発性半導体記憶装置を提供することを目的とするも
のである。

（課題を解決するための手段）本発明は上記目的を達成するために、フローティングゲ
ート型不揮発性半導体記憶装置の製造方法は、第１ゲー
ト酸化膜形成後に、急速熱窒化を行う工程を有するもの
である。

（作　用）一般に、半導体基板上に熱酸化膜を２００人〜３００人
形成した後、Ｎ３もしくはＮＨ，ガス雰囲気中で１００
０℃、３０秒程度の急速熱窒化を行うと、半導体基板と
酸化膜との界面に窒素原子が蓄積（パイルアップ）し、
界面近傍の酸化膜が数１０〜１００人程度オキシナイト
ライド化することが知られている。

本発明においてはこの現象を利用し、第１ゲート酸化膜
を形成した後、急速熱窒化を行うことにより半導体基板
と第１ゲート酸化膜との界面に窒素原子をパイルアップ
させ、ゲート酸化膜の基板との界面近傍領域をオキシナ
イトライド化する。

このオシキナイトライド化により、この部分のエネルギ
ーバンドギャップは通常の熱酸化膜のバンドギャップよ
り小さくなる。このため、書き込み時においてドレイン
近傍で発生するホットエレクトロンがフローティングゲ
ートに入り易くなる。

すなわち、第１ゲート酸化膜が通常の熱酸化膜のみで構
成されている場合に比べ、ホットエレクトロンが入りや
すくなる分、逆に同じしきい値電圧の変化量を得るため
に必要なコントロールゲートに印加するゲート電圧（ｖ
ｏ）を低くすることが可能となる。

（実施例）第１図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の製造工程ごとの断面図で
ある。第１図において、　１１はＰ型半導体基板、１２
はＬＯＧＯ８膜（素子分離領域）。

１３はトランジスタ形成領域、１４は第１ゲート酸化膜
、１５は第１オキシナイトライド膜、１６は第２オキシ
ナイトライド膜、１７は第１ポリシリコン膜（フローテ
ィングゲート電極）、１８は第２ゲート酸化膜、１９は
第２ポリシリコン膜（コントロール電極）、２０はフォ
トレジスト、２１はＮ型ソース領域。

２２はＮ型ドレイン領域である。

次に製造工程について説明する。第１図（ａ）に示すよ
うに、Ｐ型半導体基板ｌｌ上に通常のＬＯＣＯ８法によ
り素子分離領域１２とトランジスタ形成領域１３を形成
する０次に第１ゲート酸化膜１４を通常の熱酸化法によ
り約３００人成長させる。

次に第１図（ｂ）に示すように、ＮＨ□ガス雰囲気下で
１０００℃、約３０秒間の急速熱窒化を行う、この結果
、Ｐ型半導体基板１１と第１ゲート酸化膜１４との界面
領域と第１ゲート酸化膜表面とが窒素原子の侵入により
オキシナイトライド化される。この２領域を第１オキシ
ナスドライド膜１５．第２オキシナイトライド膜１６と
する。

その後、第１図（ｅ）に示すように、フローティングゲ
ートを形成すべく１通常の気相成長（ＣＶＤ）法により
第１ポリシリコン膜１７を約３０００人成長させリンド
ープを行う、続いてＯｓ　／　Ｎ　ｚ混合ガス雰囲気下
で希釈酸化を行い、第１ポリシリコン膜１７上に約４０
０人の第２ゲート酸化膜１８を形成する。さらに、コン
トロールゲートを形成すべく通常のＣＶＤ法により第２
ポリシリコン膜１９を約４０００人成長させリンドープ
を行う。

次に、第１図（ｄ）に示すように、通常のフォトリソグ
ラフィー技術とドライエッチ技術およびウェットエッチ
技術を駆使して、メモリセルゲートとして形成する。

さらに、第１図（ｅ）に示すように、フォトレジスト２
０除去後、通常のセルファライン技術を用い。

Ｎ型ソース領域２１およびＮ型ドレイン領域２２を砒素
イオン注入により形成する。以下、通常の配線および眉
間膜、保護膜形成法を用いて製品として完成する。

次に、上記のような製造工程を経て形成されたフローテ
ィングゲート型不揮発性半導体記憶装置の動作について
説明する。第２図は本発明の一実施例におけるフローテ
ィングゲート型不揮発性半導体記憶装置の断面を示して
いる。第２図において、１１．１４〜２２は第１図の対
応する数字と同一である。今、ブローティングゲート型
不揮発性半導体記憶装置の各端子に、ゲート電圧（Ｖ（
１）＝１０Ｖ。

ドレイン電圧（ＶＤ）＝１０Ｖ、’）　　Ｘ電圧（Ｖ’
ｓ）　＝　ＯＶ、基板電圧（Ｖ　ｓ　−ｂ　）　＝　Ｏ
Ｖ　ｔｔ　１１ｌｌｓ（７）　間印加スルと、ホットエ
レクトロンのフローティングゲートへの注入によりしき
い値電圧が約２ｖから約８ｖへ変化する。このしきい値
電圧の変化量は、ゲート電圧Ｖ、＝１２．５Ｖを印加す
る従来のフローティングゲート型不揮発性半導体記憶装
置とほぼ同等の性能であり、ゲート電圧１０Ｖで十分な
書き込みがなされていることがわかる。

第３図は本発明および従来のフローティングゲート型不
揮発性半導体記憶装置のエネルギーバンド模式図（書き
込み時）を示したものである。第３図において、３１は
Ｐ型半導体基板のエネルギーバンド、３２は第１ゲート
酸化膜のエネルギーバンド、３３は第１オキシナイトラ
イド膜のエネルギーバンド、３４は第２オキシナイトラ
イド膜のエネルギーバンド、３５は第１ポリシリコン膜
のエネルギーバンド、３６は第２ゲート酸化膜のエネル
ギーバンド、３７は第２ポリシリコン膜のエネルギーバ
ンドである。

第３図（ａ）は従来の不揮発性半導体記憶装置のエネル
ギーバンドを示すものであり、従来のものは、Ｐ型半導
体基板のエネルギーバンド３１と第１ゲート酸化膜のエ
ネルギーバンド３２が直接接しており、界面でのポテン
シャルギャップが大きいが。

第３図（ｂ）に示すように本発明の実施例では、Ｐ型半
導体基板のエネルギーバンド３１と第１ゲート酸化膜の
エネルギーバンド３２の間に、第１オキシナイトライド
膜のエネルギーバンド３３が存在するため、この部分で
ポテンシャルギャップが低くなりホットエレクトロンが
飛び越えやすくなる。従って、従来の場合と同数のホッ
トエレクトロンがポテンシャルギャップを飛び越えるた
めに必要なゲート電圧（Ｖ（１）を低くすることができ
る。

なお１本実施例では急速熱窒化のためにＮＨ。

ガスを用い、温度１０００℃としたが、他にＮ、ガス等
窒素原子を供給するガスを用いても、温度２時間等を所
定のオキシナイトライド領域がＰ型半導体基板と第１ゲ
ート酸化膜の界面に形成されるような条件に設定すれば
同様の効果が得られることは言うまでもない、また、コ
ントロールゲート電極材料としてポリシリコン以外にア
ルミニウムや高融点金属等を用いても何らさしつかえな
い。

（発明の効果）本発明は上記実施例から明らかなように、フロ−ティン
グゲート型不揮発性半導体記憶装置を形成する際に、半
導体基板とフローティングゲートとの間のゲート酸化膜
形成後、急速熱窒化を行うことにより書き込み電圧を下
げることができ、書き込み電圧が印加される回路におい
て耐圧マージンを十分数ることが可能となり、従って製
造時の歩留りを向上させることができる効果を有し、す
ぐれたフローティングゲート型不揮発性半導体記憶装置
を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の製造工程ごとの断面図、
第２図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の断面図、第３図は本実施
例および従来例のブローティングゲート型不揮発性記憶
装置の書き込み時におけるエネルギーバンド図、第４図
は従来のフローティングゲート型不揮発性半導体記憶装
置の断面図である。１１・・・Ｐ型半導体基板、１２・・・素子分離領域（
ＬＯＧＯ８膜）、１３・・・　トランジスタ形成領域、
１４．４２・・・第１ゲート酸化膜、１５・・・第１オ
キシナイトライド膜、１６・・・第２オキシナイトライ
ド膜、１７゜４３・・・第１ポリシリコン膜（フローテ
ィングゲート電極）、１８．４４・・・第２ゲート酸化
膜、１９．４５・・・第２ポリシリコン膜（コントロー
ル電極）、　　２Ｇ・・・　フォトレジスト、２１，４
６・・・Ｎ型ソース領域、２２゜４７・・・Ｎ型ドレイ
ン領域、３１・・・Ｐ型半導体基板のエネルギーバンド
、３２・・・第１ゲート酸化膜のエネルギーバンド、３
３・・・第１オキシナイトライド膜のエネルギーバンド
、３４・・・第２オキシナイトライド膜のエネルギーバ
ンド、３５・・・第１ポリシリコン膜のエネルギーバン
ド、３６・・・第２ゲート酸化膜のエネルギーバンド、
３フ・・・第２ポリシリコン膜のエネルギーバンド。第図第１図＋９（ｄ）ｊｌ・・Ｐ型ギ導捧を板１３・・・トランジスタ彰成峨域１５・・・菅ｉオ執シテイトラベド腋１２　・　ＬＯＧＯ９狭（東５介諧礒威）１４・・・療
ＩＹ−ト置化職１６・・・寥２肯−シティトライド腰１７・・　隻１ホ“シシリコン７１Ａ（フロー丙ングゲ
１ト電極）旧・・・毒２にトψ紀化腰　　　１９°°゛
ネ２ポリシリコン片晩　（コントロ→しγ−ト屯培劾）
２０・・・フ蒼トレジスト（ｅ）２１・・・Ｎ型ソース磯賊２２°−Ｎ型ドレイン領緘第図ＶＧ　　・・・　デート電圧。ＶＤ・・・　ドレイン屯爪Ｖｓ・・・ソース電圧Ｖｓｕｂ　、＋　蔓に＆ｆＳ　水第図Ｖ。４１・・・Ｐ型も拳捧茎板４２・・・稟１１ｆ″−ト０晩化職４３・・・　フローライングゲート饗〕会（誤ＩＮぐソ
シリコン７１ｔｈ＞４４−＄２’７”−）−［ｔｌ

Claims

【特許請求の範囲】

一半導体基板上に形成されるフローティングゲート型不
揮発性半導体記憶装置において、半導体基板とフローテ
ィングゲートとの間のゲート酸化膜形成後、急速熱窒化
を行うことを特徴とする不揮発性半導体記憶装置の製造
方法。