JPH08172138A - 第１の酸化物層および第２の酸化物層を形成するための方法ならびに集積回路 - Google Patents
第１の酸化物層および第２の酸化物層を形成するための方法ならびに集積回路Info
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- JPH08172138A JPH08172138A JP7189037A JP18903795A JPH08172138A JP H08172138 A JPH08172138 A JP H08172138A JP 7189037 A JP7189037 A JP 7189037A JP 18903795 A JP18903795 A JP 18903795A JP H08172138 A JPH08172138 A JP H08172138A
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Abstract
(57)【要約】
【課題】 非常に薄い酸化物層の品質を改良するための
方法を提供する。 【解決手段】 濃くドープされたＮ＋層上の半導体本体
の表面領域上にかつゲート領域の表面上に初期の酸化物
層（１０４）を形成するために半導体本体をはじめに酸
化させることによって、ＥＥＰＡＬ装置などのプログラ
マブル装置に適切な高品質のトンネル酸化膜が濃くドー
プされたＮ＋層上の半導体本体の表面領域上に形成さ
れ、さらにゲート酸化膜がゲート領域上に形成される。
次に、濃くドープされたＮ＋層の上層の初期の酸化物層
（１０４）の少なくとも一部分が取除かれる。初期の酸
化膜の残りの部分の厚みを増しそれによってゲート酸化
膜を形成するために、さらに濃くドープされたＮ＋層上
にトンネル酸化膜を形成するために、半導体本体は酸化
に適切な環境にその後さらされる。半導体本体を窒素源
に導入することによって、ある濃度の窒素がゲートおよ
びトンネル酸化膜両方に導入される。
方法を提供する。 【解決手段】 濃くドープされたＮ＋層上の半導体本体
の表面領域上にかつゲート領域の表面上に初期の酸化物
層（１０４）を形成するために半導体本体をはじめに酸
化させることによって、ＥＥＰＡＬ装置などのプログラ
マブル装置に適切な高品質のトンネル酸化膜が濃くドー
プされたＮ＋層上の半導体本体の表面領域上に形成さ
れ、さらにゲート酸化膜がゲート領域上に形成される。
次に、濃くドープされたＮ＋層の上層の初期の酸化物層
（１０４）の少なくとも一部分が取除かれる。初期の酸
化膜の残りの部分の厚みを増しそれによってゲート酸化
膜を形成するために、さらに濃くドープされたＮ＋層上
にトンネル酸化膜を形成するために、半導体本体は酸化
に適切な環境にその後さらされる。半導体本体を窒素源
に導入することによって、ある濃度の窒素がゲートおよ
びトンネル酸化膜両方に導入される。
Description
【０００１】
【発明の分野】この発明は、半導体装置の製造に関し、
より特定的には、半導体基板の表面上に高品質の酸化膜
を達成するための方法に関する。
より特定的には、半導体基板の表面上に高品質の酸化膜
を達成するための方法に関する。
【０００２】
【関連技術の説明】半導体装置の製造における高品質の
酸化膜は非常に重要である。電気的に消去書込可能なプ
ログラマブルアレイ論理（ＥＥＰＡＬ）装置、電気的に
消去書込可能な読出専用メモリ（ＥＥＰＲＯＭ）、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ），また最
近ではより高速のベーシックな論理機能、などの多くの
広い範疇の市販される装置の商品価値は、高品質の非常
に薄い酸化物層の再現可能性にかかっている。
酸化膜は非常に重要である。電気的に消去書込可能なプ
ログラマブルアレイ論理（ＥＥＰＡＬ）装置、電気的に
消去書込可能な読出専用メモリ（ＥＥＰＲＯＭ）、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ），また最
近ではより高速のベーシックな論理機能、などの多くの
広い範疇の市販される装置の商品価値は、高品質の非常
に薄い酸化物層の再現可能性にかかっている。
【０００３】ゲート酸化膜の品質における大きな改良
は、改良されたクリーニング技術、ＨＣＬ／ＴＣＡのゲ
ート酸化処理への付加、およびより純度の高いガスおよ
び化学薬品によって達成されている。ＲＣＡクリーニン
グ技術は、Ｔ．オーミ（Ohmi）らの、ＩＥＥＥ Transc
tions on Electron Devices 、３９巻、第３号、１９９
２年３月による「薄い酸化膜品質の表面微小粗さにおけ
る依存性」（“Dependence of Thin Oxide Quality on
Surface Micro-Roughness ”）で述べられている。ほか
の技術は、従来のＨＣＬまたはＴＣＡとのＯ2 以外の、
別の（ＮＨ3 、ＯＮＯ、ＷＥＴ Ｏ2 ）ガス構成をゲー
ト酸化サイクルに組込んでいる。Ａ．ジョウシ（Joshi
）らの、ＩＥＥＥＥ Transctions on Electron Devic
es 、３９巻、第４号、１９９２年４月による「急速な
熱によって窒化処理された薄いゲート酸化物の電気特性
における急速熱再酸化の効果」（“Effect of Rapid Re
oxidixation on the Electrical Properties of Rapid
Thermally Nitrided Thin GateOixide ”）に述べられ
ているように、単一のウェハＲＴＡ（ＲＴＰ）ゲート処
理もかなり進歩している。
は、改良されたクリーニング技術、ＨＣＬ／ＴＣＡのゲ
ート酸化処理への付加、およびより純度の高いガスおよ
び化学薬品によって達成されている。ＲＣＡクリーニン
グ技術は、Ｔ．オーミ（Ohmi）らの、ＩＥＥＥ Transc
tions on Electron Devices 、３９巻、第３号、１９９
２年３月による「薄い酸化膜品質の表面微小粗さにおけ
る依存性」（“Dependence of Thin Oxide Quality on
Surface Micro-Roughness ”）で述べられている。ほか
の技術は、従来のＨＣＬまたはＴＣＡとのＯ2 以外の、
別の（ＮＨ3 、ＯＮＯ、ＷＥＴ Ｏ2 ）ガス構成をゲー
ト酸化サイクルに組込んでいる。Ａ．ジョウシ（Joshi
）らの、ＩＥＥＥＥ Transctions on Electron Devic
es 、３９巻、第４号、１９９２年４月による「急速な
熱によって窒化処理された薄いゲート酸化物の電気特性
における急速熱再酸化の効果」（“Effect of Rapid Re
oxidixation on the Electrical Properties of Rapid
Thermally Nitrided Thin GateOixide ”）に述べられ
ているように、単一のウェハＲＴＡ（ＲＴＰ）ゲート処
理もかなり進歩している。
【０００４】これらの技術は、ＭＯＳトランジスタのゲ
ートなどの「ゲート酸化膜」に言及するが、通常何らか
の薄い（大抵は３００Åより小さい）酸化膜に適用可能
である。ＥＥＰＡＬ処理技術の「トンネル」酸化膜は非
常に薄い（通常は１００Åより小さい）ゲート酸化膜で
あって、大抵その酸化膜は非常に濃くドープされたＮ＋
層の上方で成長するという幾分通常とは異なる要件が伴
なう。ほとんどのＭＯＳトランジスタ処理のトランジス
タチャネル領域の場合にそうであるように、濃くドープ
された基板表面から成長した酸化膜は一般的に、より薄
くドープされた表面から成長した酸化膜より品質が落ち
ると考えられる。
ートなどの「ゲート酸化膜」に言及するが、通常何らか
の薄い（大抵は３００Åより小さい）酸化膜に適用可能
である。ＥＥＰＡＬ処理技術の「トンネル」酸化膜は非
常に薄い（通常は１００Åより小さい）ゲート酸化膜で
あって、大抵その酸化膜は非常に濃くドープされたＮ＋
層の上方で成長するという幾分通常とは異なる要件が伴
なう。ほとんどのＭＯＳトランジスタ処理のトランジス
タチャネル領域の場合にそうであるように、濃くドープ
された基板表面から成長した酸化膜は一般的に、より薄
くドープされた表面から成長した酸化膜より品質が落ち
ると考えられる。
【０００５】薄い酸化膜の形成においては細心の注意が
払われるが、さらに品質改良が望ましい。さらには、新
しい装置にはいっそうより薄い酸化膜が望ましく、しか
も同様に高品質の酸化膜特性を有さなければならない。
払われるが、さらに品質改良が望ましい。さらには、新
しい装置にはいっそうより薄い酸化膜が望ましく、しか
も同様に高品質の酸化膜特性を有さなければならない。
【０００６】
【発明の概要】この発明の目的は非常に薄い酸化物層の
品質を改良することである。
品質を改良することである。
【０００７】この発明のさらなる目的は、ＥＥＰＡＬな
どのプログラマブル技術のトンネル酸化膜の品質を改良
することである。
どのプログラマブル技術のトンネル酸化膜の品質を改良
することである。
【０００８】この発明のさらなる目的は、ＭＯＳトラン
ジスタのゲート酸化膜の品質を改良することである。
ジスタのゲート酸化膜の品質を改良することである。
【０００９】この発明のさらに他の目的は、比較的低い
酸化温度を使用して薄い酸化膜を形成するための環境を
提供することである。
酸化温度を使用して薄い酸化膜を形成するための環境を
提供することである。
【００１０】この発明のさらに他の目的は、高品質の、
製造可能性および再現可能性の高い薄い酸化膜、特に２
５ないし７５Åの範囲の厚みを有する酸化膜を製造する
ことである。
製造可能性および再現可能性の高い薄い酸化膜、特に２
５ないし７５Åの範囲の厚みを有する酸化膜を製造する
ことである。
【００１１】集積回路製造処理のためのこの発明の一実
施例では、半導体本体の第１の表面領域上に第１の酸化
物層を形成するための方法、さらには第１の酸化物層よ
り大きい厚みの第２の酸化物層を半導体本体の第２の表
面領域上に形成するための方法は、第１および第２の表
面領域上に初期の酸化物層を形成するステップを含む。
この方法は、その後、半導体本体の第１の表面領域の上
方に置かれた領域の第１の酸化物層の少なくとも一部分
を取除くステップを含み、酸化膜形成に適した環境に半
導体本体をさらすステップがその後に続き、こうして半
導体本体の第１の表面領域の上方に置かれる第１の酸化
物層を形成しかつ第２の表面領域上方に置かれる初期の
酸化物層を厚くして第２の酸化物層を形成する。この方
法は、さらすステップの開始に続いて、半導体本体を窒
素源に導入するステップを含み、第１および第２の酸化
物層両方にある濃度の窒素を形成する。
施例では、半導体本体の第１の表面領域上に第１の酸化
物層を形成するための方法、さらには第１の酸化物層よ
り大きい厚みの第２の酸化物層を半導体本体の第２の表
面領域上に形成するための方法は、第１および第２の表
面領域上に初期の酸化物層を形成するステップを含む。
この方法は、その後、半導体本体の第１の表面領域の上
方に置かれた領域の第１の酸化物層の少なくとも一部分
を取除くステップを含み、酸化膜形成に適した環境に半
導体本体をさらすステップがその後に続き、こうして半
導体本体の第１の表面領域の上方に置かれる第１の酸化
物層を形成しかつ第２の表面領域上方に置かれる初期の
酸化物層を厚くして第２の酸化物層を形成する。この方
法は、さらすステップの開始に続いて、半導体本体を窒
素源に導入するステップを含み、第１および第２の酸化
物層両方にある濃度の窒素を形成する。
【００１２】この発明の別の実施例では、導入するステ
ップはさらすステップと同時に行なわれ、それによって
さらすステップの少なくとも一部分の間に酸化膜形成に
適切な環境は窒素源を含み、第１および第２の酸化膜両
方の少なくとも一部分にある濃度の窒素を形成する。
ップはさらすステップと同時に行なわれ、それによって
さらすステップの少なくとも一部分の間に酸化膜形成に
適切な環境は窒素源を含み、第１および第２の酸化膜両
方の少なくとも一部分にある濃度の窒素を形成する。
【００１３】この発明のさらなる他の実施例では、この
方法は、さらすステップおよび導入ステップに続いて、
半導体本体をアニーリングするステップをさらに含む。
方法は、さらすステップおよび導入ステップに続いて、
半導体本体をアニーリングするステップをさらに含む。
【００１４】代わりに、この発明のさらに他の実施例で
は、第１および第２の酸化膜両方にある濃度の窒素を含
む表面層を形成するように、導入ステップは、半導体本
体をアニーリングするステップに続いて、窒素を含む雰
囲気下で半導体本体をアニーリングするステップを含
む。
は、第１および第２の酸化膜両方にある濃度の窒素を含
む表面層を形成するように、導入ステップは、半導体本
体をアニーリングするステップに続いて、窒素を含む雰
囲気下で半導体本体をアニーリングするステップを含
む。
【００１５】
【好ましい実施例の詳しい説明】図１−６は、ＣＭＯＳ
ＥＥＰＡＬ処理の、Ｐウェル活性領域にゲートおよび
トンネル酸化膜を形成するための処理ステップのシーケ
ンスを示す断面図である。そのような図面は、あるＣＭ
ＯＳ ＥＥＰＲＯＭの処理などの他の同様な処理にも適
用可能である。ゲート酸化膜は、Ｎチャネル ＭＯＳト
ランジスタを製造するために使用され、トンネル酸化膜
は、ＥＥＰＡＬセルエレメントに有効な構造を製造する
ために使用される。
ＥＥＰＡＬ処理の、Ｐウェル活性領域にゲートおよび
トンネル酸化膜を形成するための処理ステップのシーケ
ンスを示す断面図である。そのような図面は、あるＣＭ
ＯＳ ＥＥＰＲＯＭの処理などの他の同様な処理にも適
用可能である。ゲート酸化膜は、Ｎチャネル ＭＯＳト
ランジスタを製造するために使用され、トンネル酸化膜
は、ＥＥＰＡＬセルエレメントに有効な構造を製造する
ために使用される。
【００１６】図１を参照して、Ｐ−ウェルフィールド酸
化膜１０２は、ＬＯＣＯＳ処理を使用して基板１００上
に形成される。Ｐ−ウェルフィールド酸化膜１０２はＰ
−ウェル活性領域１１０をフィールド酸化膜１０２間に
規定する。ＫＯＯＩ酸化膜１０４はその後蒸気酸化環境
中でおよそ２２５Åの厚みに成長する。ＫＯＯＩ酸化膜
の成長およびそれに続く除去は、前のフィールド酸化の
間にＬＯＣＯＳ端縁の活性領域の周りに形成する窒化物
の残留ＫＯＯＩリボンをなくすための周知の処理であ
る。（蒸気酸化環境中の窒化シリコンはアンモニアおよ
び二酸化シリコンに分解する。アンモニアは、シリコン
表面に達するまでフィールド酸化膜を介して拡散し、そ
こでアンモニアが反応して窒化シリコンを形成し、活性
領域の端縁の周りのシリコン／二酸化シリコン界面に窒
化物のリボンを残す。）Ｐ−ウェル内に後に製造される
べきＭＯＳトランジスタの公称しきい値を設定するため
に、ＶTI注入１６２がその後全ウェハ上に注入される。
これは好ましくは軽いホウ素注入であり、Ｐ−ウェル領
域およびＮ−ウェル領域（図示せず）両方に何らかのマ
スキングフォトレジストを伴なうことなく与えられる
（すなわち、「ブランケット注入」）。好ましい注入量
は、２５ｋｅＶの注入エネルギで０．４ないし２．０
× １０12イオン／ｃｍ2 である。Ｎ−ウェルに後で製
造されるべきＰ−チャネルＭＯＳトランジスタのしきい
値を調整するために、別個のＶTP注入（図示せず）がＮ
−ウェル領域（図示せず）に注入される。これを達成す
るためには、フォトレジスト層が与えられ、Ｐ−ウェル
を覆う一方でＮ−ウェルをさらすように規定され、Ｎ−
ウェルへの注入が（典型的には２５ｋｅＶの注入エネル
ギで４ × １０11イオン／ｃｍ2 の注入量で）行なわ
れ、さらにＰ−ウェルの上層のフォトレジストがその後
取除かれる。
化膜１０２は、ＬＯＣＯＳ処理を使用して基板１００上
に形成される。Ｐ−ウェルフィールド酸化膜１０２はＰ
−ウェル活性領域１１０をフィールド酸化膜１０２間に
規定する。ＫＯＯＩ酸化膜１０４はその後蒸気酸化環境
中でおよそ２２５Åの厚みに成長する。ＫＯＯＩ酸化膜
の成長およびそれに続く除去は、前のフィールド酸化の
間にＬＯＣＯＳ端縁の活性領域の周りに形成する窒化物
の残留ＫＯＯＩリボンをなくすための周知の処理であ
る。（蒸気酸化環境中の窒化シリコンはアンモニアおよ
び二酸化シリコンに分解する。アンモニアは、シリコン
表面に達するまでフィールド酸化膜を介して拡散し、そ
こでアンモニアが反応して窒化シリコンを形成し、活性
領域の端縁の周りのシリコン／二酸化シリコン界面に窒
化物のリボンを残す。）Ｐ−ウェル内に後に製造される
べきＭＯＳトランジスタの公称しきい値を設定するため
に、ＶTI注入１６２がその後全ウェハ上に注入される。
これは好ましくは軽いホウ素注入であり、Ｐ−ウェル領
域およびＮ−ウェル領域（図示せず）両方に何らかのマ
スキングフォトレジストを伴なうことなく与えられる
（すなわち、「ブランケット注入」）。好ましい注入量
は、２５ｋｅＶの注入エネルギで０．４ないし２．０
× １０12イオン／ｃｍ2 である。Ｎ−ウェルに後で製
造されるべきＰ−チャネルＭＯＳトランジスタのしきい
値を調整するために、別個のＶTP注入（図示せず）がＮ
−ウェル領域（図示せず）に注入される。これを達成す
るためには、フォトレジスト層が与えられ、Ｐ−ウェル
を覆う一方でＮ−ウェルをさらすように規定され、Ｎ−
ウェルへの注入が（典型的には２５ｋｅＶの注入エネル
ギで４ × １０11イオン／ｃｍ2 の注入量で）行なわ
れ、さらにＰ−ウェルの上層のフォトレジストがその後
取除かれる。
【００１７】図示されたＰ−ウェルに作用する処理シー
ケンスに続いて、フォトレジスト層が与えられ、Ｐ−ウ
ェル活性領域１１０上でＫＯＯＩ酸化膜１０４の一部分
をさらすフォトレジスト層１０６を形成するように規定
される。結果として得られる構造が図２に示されてい
る。まだ活性化されていないＶTI注入層１８０がＫＯＯ
Ｉ酸化膜１０４の下で示される。
ケンスに続いて、フォトレジスト層が与えられ、Ｐ−ウ
ェル活性領域１１０上でＫＯＯＩ酸化膜１０４の一部分
をさらすフォトレジスト層１０６を形成するように規定
される。結果として得られる構造が図２に示されてい
る。まだ活性化されていないＶTI注入層１８０がＫＯＯ
Ｉ酸化膜１０４の下で示される。
【００１８】次に、この実施例のＥＥＰＡＬ処理のため
に、リン注入１０８が、さらされたＫＯＯＩ酸化膜を介
してＰ−ウェル活性領域１１０の領域１００に注入され
る。好ましい注入量は６０ｋｅＶの注入エネルギで１．
０ × １０15イオン／ｃｍ 2 である。基板の他の領域
はフォトレジスト層１０６によってマスキングされる。
フォトレジスト層１０６はその後取除かれ、その表面は
ＲＣＡクリーンオペレーションによってアニーリングに
備えられ、結果として図３に示された構造になる。リン
注入層１２０がリン注入１０８の重いドーズ量によって
生成されている。リン注入１０８にさらされたＫＯＯＩ
酸化膜に対する注入損傷のために、ＲＣＡクリーンオペ
レーションは注入損傷を受けたＫＯＯＩ酸化膜のいくら
かをエッチングし、その結果リン注入層１２０の上方の
領域におよそ１００Åの厚みのエッチングされたＫＯＯ
Ｉ酸化膜１２２がある。先にフォトレジスト層１０６に
よって保護されその結果リン注入１０８によって損傷を
受けなかったＫＯＯＩ酸化膜１０４の部分は実質的にエ
ッチングされないまま２２５Åの厚みで残る。リン注入
層１２０のドーピング密度はＶTI注入層１８０のドーピ
ング密度よりもはるかに大きいので、ＶTI注入層１８０
はリン注入層１２０中に延びるようには図示されていな
い。
に、リン注入１０８が、さらされたＫＯＯＩ酸化膜を介
してＰ−ウェル活性領域１１０の領域１００に注入され
る。好ましい注入量は６０ｋｅＶの注入エネルギで１．
０ × １０15イオン／ｃｍ 2 である。基板の他の領域
はフォトレジスト層１０６によってマスキングされる。
フォトレジスト層１０６はその後取除かれ、その表面は
ＲＣＡクリーンオペレーションによってアニーリングに
備えられ、結果として図３に示された構造になる。リン
注入層１２０がリン注入１０８の重いドーズ量によって
生成されている。リン注入１０８にさらされたＫＯＯＩ
酸化膜に対する注入損傷のために、ＲＣＡクリーンオペ
レーションは注入損傷を受けたＫＯＯＩ酸化膜のいくら
かをエッチングし、その結果リン注入層１２０の上方の
領域におよそ１００Åの厚みのエッチングされたＫＯＯ
Ｉ酸化膜１２２がある。先にフォトレジスト層１０６に
よって保護されその結果リン注入１０８によって損傷を
受けなかったＫＯＯＩ酸化膜１０４の部分は実質的にエ
ッチングされないまま２２５Åの厚みで残る。リン注入
層１２０のドーピング密度はＶTI注入層１８０のドーピ
ング密度よりもはるかに大きいので、ＶTI注入層１８０
はリン注入層１２０中に延びるようには図示されていな
い。
【００１９】リン注入層１２０を基板１００中に駆動す
るアニールオペレーションが続き、それによってリンの
表面濃度が小さくなる。さらに、アニールオペレーショ
ンはリン注入を活性化し、それによってＮ＋層をＰ−ウ
ェル中に形成し、さらにＶTI注入層１８０を活性化し、
それによってＶTI層を形成する。次に、（たとえば１
０：１ＨＦで１．７分の）短い酸化膜エッチングによ
り、ゲート酸化に備えて、ＫＯＯＩ酸化膜１０４および
エッチングされたＫＯＯＩ酸化膜１２２がＰ−ウェルの
表面から取除かれる。そのようなゲート酸化に先立つエ
ッチングステップの好ましいエッチング条件は、マーク
・アイ・ガードナー（Mark I. Gardner ）、ヘンリー・
ジム・フルフォード・ジュニア（Henry Jim Fulford, J
r.）、およびジェイ・ジェイ・シートン（Jay J. Seato
n ）を発明者とする、平成５年１０月２８日に出願され
た「高品質の酸化膜を成長させるための方法」と題され
た同時係属中の、共通に譲渡された特願平６−２０４４
９６内に議論されており、ここに全文を引用により援用
する。結果として得られる構造が図４に示されており、
上層の酸化膜がないＰ−ウェル活性領域表面１４２を示
し、さらにＮ＋層１４０の形成を示し、これは前のアニ
ールステップの間に達成されたドライブインのために前
の活性化されていないリン注入層１２０よりも深くかつ
広い。さらに、活性化されていないＶTI注入層１８０は
アニールステップにより活性化され、結果としてＶTI層
２２４になる。
るアニールオペレーションが続き、それによってリンの
表面濃度が小さくなる。さらに、アニールオペレーショ
ンはリン注入を活性化し、それによってＮ＋層をＰ−ウ
ェル中に形成し、さらにＶTI注入層１８０を活性化し、
それによってＶTI層を形成する。次に、（たとえば１
０：１ＨＦで１．７分の）短い酸化膜エッチングによ
り、ゲート酸化に備えて、ＫＯＯＩ酸化膜１０４および
エッチングされたＫＯＯＩ酸化膜１２２がＰ−ウェルの
表面から取除かれる。そのようなゲート酸化に先立つエ
ッチングステップの好ましいエッチング条件は、マーク
・アイ・ガードナー（Mark I. Gardner ）、ヘンリー・
ジム・フルフォード・ジュニア（Henry Jim Fulford, J
r.）、およびジェイ・ジェイ・シートン（Jay J. Seato
n ）を発明者とする、平成５年１０月２８日に出願され
た「高品質の酸化膜を成長させるための方法」と題され
た同時係属中の、共通に譲渡された特願平６−２０４４
９６内に議論されており、ここに全文を引用により援用
する。結果として得られる構造が図４に示されており、
上層の酸化膜がないＰ−ウェル活性領域表面１４２を示
し、さらにＮ＋層１４０の形成を示し、これは前のアニ
ールステップの間に達成されたドライブインのために前
の活性化されていないリン注入層１２０よりも深くかつ
広い。さらに、活性化されていないＶTI注入層１８０は
アニールステップにより活性化され、結果としてＶTI層
２２４になる。
【００２０】次に、ゲート酸化膜がＰ−ウェル活性領域
１１０上に形成される。これは好ましくは乾いた酸化環
境で１４０Åの厚みに成長するが、代替的には（以下で
議論される）ＣＶＤ法によって堆積されてもよい。好ま
しくは酸化炉の雰囲気ガスを不活性アニーリング雰囲気
に変更し一方高温を（たとえばアルゴンを３０分間１０
００℃で）与え続けることによって、その場でのアニー
ルがゲート酸化サイクルの終わりに行なわれる。いくつ
かの利点を有するゲート酸化条件が、マーク・アイ・ガ
ードナー、およびヘンリー・ジム・フルフォード・ジュ
ニアによる、１９９４年３月３１日に出願された「高品
質の酸化膜を犠牲酸化アニールを使用して達成するため
の方法」（“Method for Achiering a High Ouality T
hin Oxide Using a Sacrificial Anneal”）と題された
同時係属中の、共通に譲渡された米国特許第５，３１
６，９８１内に議論されており、ここに全文を引用によ
り援用する。
１１０上に形成される。これは好ましくは乾いた酸化環
境で１４０Åの厚みに成長するが、代替的には（以下で
議論される）ＣＶＤ法によって堆積されてもよい。好ま
しくは酸化炉の雰囲気ガスを不活性アニーリング雰囲気
に変更し一方高温を（たとえばアルゴンを３０分間１０
００℃で）与え続けることによって、その場でのアニー
ルがゲート酸化サイクルの終わりに行なわれる。いくつ
かの利点を有するゲート酸化条件が、マーク・アイ・ガ
ードナー、およびヘンリー・ジム・フルフォード・ジュ
ニアによる、１９９４年３月３１日に出願された「高品
質の酸化膜を犠牲酸化アニールを使用して達成するため
の方法」（“Method for Achiering a High Ouality T
hin Oxide Using a Sacrificial Anneal”）と題された
同時係属中の、共通に譲渡された米国特許第５，３１
６，９８１内に議論されており、ここに全文を引用によ
り援用する。
【００２１】図示されているようにＰ−ウェルに作用す
る処理シーケンスに続いて、フォトレジスト層が与えら
れＮ＋層１４０上のゲート酸化膜をさらすように規定さ
れ、さらされたゲート酸化膜を取除くようにエッチング
ステップがその後に続く。このトンネル開口エッチング
は６：１に緩衝されたエッチャントで０．２分エッチン
グされ、Ｎ＋層１４０上の基板の表面をさらすように１
４０Åのゲート酸化膜を取除く。このエッチングに関す
る好ましい条件は上述された「高品質の酸化膜を成長さ
せるための方法」と題された出願内で議論される。結果
として得られる構造は図５に示されており、トンネル開
口エッチングによってさらされたＮ＋表面１８４を示
す。フォトレジスト層１８２はトンネル開口を規定し、
かつＮ＋層１４０の上層でない残りのゲート酸化膜１６
０を保護する。ＶTI層２２４はゲート酸化膜１６０下に
置かれるように示される。
る処理シーケンスに続いて、フォトレジスト層が与えら
れＮ＋層１４０上のゲート酸化膜をさらすように規定さ
れ、さらされたゲート酸化膜を取除くようにエッチング
ステップがその後に続く。このトンネル開口エッチング
は６：１に緩衝されたエッチャントで０．２分エッチン
グされ、Ｎ＋層１４０上の基板の表面をさらすように１
４０Åのゲート酸化膜を取除く。このエッチングに関す
る好ましい条件は上述された「高品質の酸化膜を成長さ
せるための方法」と題された出願内で議論される。結果
として得られる構造は図５に示されており、トンネル開
口エッチングによってさらされたＮ＋表面１８４を示
す。フォトレジスト層１８２はトンネル開口を規定し、
かつＮ＋層１４０の上層でない残りのゲート酸化膜１６
０を保護する。ＶTI層２２４はゲート酸化膜１６０下に
置かれるように示される。
【００２２】最後に、フォトレジスト層１８２が取除か
れ、ここで述べられたような酸化シーケンスにより、Ｎ
＋層１４０の上層のＮ＋表面１８４上でトンネル酸化膜
が成長し、さらに現存のゲート酸化膜１６０の厚みが増
加する。図６を参照して、トンネル酸化膜２２０は名目
上８５Åの厚みであり、一方再酸化されたゲート酸化膜
２２２は名目上１８０Åの厚みである。６０ないし９０
Åのトンネル酸化膜および１００ないし１８０Åのゲー
ト酸化膜が以下で議論されるシーケンスと同じシーケン
スを使用して容易に達成され得る。代替の実施例では、
トンネル開口エッチングは、Ｎ＋層１４０の上層のゲー
ト酸化膜を部分的にだけ取除き（図示せず）、それはそ
の後トンネル酸化膜を形成するためにトンネル酸化シー
ケンスによって厚みを増される。
れ、ここで述べられたような酸化シーケンスにより、Ｎ
＋層１４０の上層のＮ＋表面１８４上でトンネル酸化膜
が成長し、さらに現存のゲート酸化膜１６０の厚みが増
加する。図６を参照して、トンネル酸化膜２２０は名目
上８５Åの厚みであり、一方再酸化されたゲート酸化膜
２２２は名目上１８０Åの厚みである。６０ないし９０
Åのトンネル酸化膜および１００ないし１８０Åのゲー
ト酸化膜が以下で議論されるシーケンスと同じシーケン
スを使用して容易に達成され得る。代替の実施例では、
トンネル開口エッチングは、Ｎ＋層１４０の上層のゲー
ト酸化膜を部分的にだけ取除き（図示せず）、それはそ
の後トンネル酸化膜を形成するためにトンネル酸化シー
ケンスによって厚みを増される。
【００２３】このステップに続いて、様々な周知の処理
のいずれかに従って、トランジスタ、配線、および他の
特徴を形成するために、ポリシリコン層が堆積され、ド
ープされ、かつ規定される。特に、トンネル酸化膜２２
０を介する電界が十分に高ければトンネル酸化膜２２０
を介して導電する、ＥＥＰＡＬセルに有効な構造を形成
するために、ポリシリコンがトンネル酸化膜２２０上に
堆積される。酸化膜の品質の測定は、ポリシリコン層が
有効な構造にパターン化された直後に行なわれ得る。
のいずれかに従って、トランジスタ、配線、および他の
特徴を形成するために、ポリシリコン層が堆積され、ド
ープされ、かつ規定される。特に、トンネル酸化膜２２
０を介する電界が十分に高ければトンネル酸化膜２２０
を介して導電する、ＥＥＰＡＬセルに有効な構造を形成
するために、ポリシリコンがトンネル酸化膜２２０上に
堆積される。酸化膜の品質の測定は、ポリシリコン層が
有効な構造にパターン化された直後に行なわれ得る。
【００２４】表１に示された酸化シーケンスは、トンネ
ル酸化膜をＮ＋層１４０の上層のＮ＋表面１８４から成
長させることと、現存のゲート酸化膜１６０の厚みを増
やすこととの両方に使用され得る。示されているよう
に、トンネル酸化は、酸化段階として進み、温度の下降
が後に続き、その後窒素雰囲気中のＲＴＰアニール
（「急速熱処理」アニール、「ＲＴＡアニール」すなわ
ち「急速熱アニール」とも呼ぶ）が後に続いて進行す
る。このシーケンスは典型的には名目上８５Åの厚みを
有するトンネル酸化膜２２０を製造する。
ル酸化膜をＮ＋層１４０の上層のＮ＋表面１８４から成
長させることと、現存のゲート酸化膜１６０の厚みを増
やすこととの両方に使用され得る。示されているよう
に、トンネル酸化は、酸化段階として進み、温度の下降
が後に続き、その後窒素雰囲気中のＲＴＰアニール
（「急速熱処理」アニール、「ＲＴＡアニール」すなわ
ち「急速熱アニール」とも呼ぶ）が後に続いて進行す
る。このシーケンスは典型的には名目上８５Åの厚みを
有するトンネル酸化膜２２０を製造する。
【００２５】
【表１】
【００２６】代替的には、表２に記された酸化シーケン
スは、トンネル酸化膜をＮ＋層１４０の上層のＮ＋表面
１８４から成長させることと、さらに現存のゲート酸化
膜１６０の厚みを増やすこととの両方に使用され得る。
図示されているように、トンネル酸化が３段階酸化サイ
クルとして進行し、ＨＣｌゲッタリングが第１段階と第
２段階との間で、さらに第２段階と第３段階との間で行
なわれる。この処理は、ＨＣｌをシリコンおよびポリシ
リコン界面の両方から遠ざける一方で、存在し得る可動
イオン電荷または重い金属をゲッタリングするに十分に
高い濃度のＨＣｌをゲート酸化膜の本体内になおも与え
る。シリコンまたはポリシリコン界面のいずれかと接触
するＨＣｌはその界面表面の品質を下げ、同様にその界
面と隣接するどの酸化膜の品質も下げる。さらに、ゲッ
タリングステップはアニーリング環境を部分的に成長し
た酸化膜に与え、それはＳｉ／ＳｉＯ2 界面の粗さを低
減しかつ酸化膜の密度を高めるように働き、これらのこ
とはいずれも高品質の酸化膜の促進に有益である。酸化
の第３段階の後さらに温度の下降の後（ＲＴＰアニー
ル、技術的に冗長な用語ではあるが「ＲＴＡアニール」
としても既知の）急速熱アニールが選択的にＮ2 Ｏ雰囲
気中で行なわれる。Ｎ2 Ｏアニールステップは、およそ
さらに１５Åの酸化膜を形成し、その結果最終的におよ
そ７５Åの厚みになる。酸化、およびゲッタリングステ
ップを含む表２のステップ１−９は好ましくは拡散チュ
ーブ中で行なわれ、一方ステップ１０はもちろん好まし
くはＲＴＰシステム中で行なわれる。しかしながら、最
終アニール（ステップ１０）は所望であれば拡散チュー
ブ中で行なうことも可能である。チューブの高い熱量
と、その結果ＲＴＡアニールと比較してウェハがより長
い時間高温を経験することを考慮して、先に行なわれる
ドーピングの分布を調整する必要がある。
スは、トンネル酸化膜をＮ＋層１４０の上層のＮ＋表面
１８４から成長させることと、さらに現存のゲート酸化
膜１６０の厚みを増やすこととの両方に使用され得る。
図示されているように、トンネル酸化が３段階酸化サイ
クルとして進行し、ＨＣｌゲッタリングが第１段階と第
２段階との間で、さらに第２段階と第３段階との間で行
なわれる。この処理は、ＨＣｌをシリコンおよびポリシ
リコン界面の両方から遠ざける一方で、存在し得る可動
イオン電荷または重い金属をゲッタリングするに十分に
高い濃度のＨＣｌをゲート酸化膜の本体内になおも与え
る。シリコンまたはポリシリコン界面のいずれかと接触
するＨＣｌはその界面表面の品質を下げ、同様にその界
面と隣接するどの酸化膜の品質も下げる。さらに、ゲッ
タリングステップはアニーリング環境を部分的に成長し
た酸化膜に与え、それはＳｉ／ＳｉＯ2 界面の粗さを低
減しかつ酸化膜の密度を高めるように働き、これらのこ
とはいずれも高品質の酸化膜の促進に有益である。酸化
の第３段階の後さらに温度の下降の後（ＲＴＰアニー
ル、技術的に冗長な用語ではあるが「ＲＴＡアニール」
としても既知の）急速熱アニールが選択的にＮ2 Ｏ雰囲
気中で行なわれる。Ｎ2 Ｏアニールステップは、およそ
さらに１５Åの酸化膜を形成し、その結果最終的におよ
そ７５Åの厚みになる。酸化、およびゲッタリングステ
ップを含む表２のステップ１−９は好ましくは拡散チュ
ーブ中で行なわれ、一方ステップ１０はもちろん好まし
くはＲＴＰシステム中で行なわれる。しかしながら、最
終アニール（ステップ１０）は所望であれば拡散チュー
ブ中で行なうことも可能である。チューブの高い熱量
と、その結果ＲＴＡアニールと比較してウェハがより長
い時間高温を経験することを考慮して、先に行なわれる
ドーピングの分布を調整する必要がある。
【００２７】
【表２】
【００２８】上述された多くの特定のステップは様々な
異なった処理ステップを使用して行なわれてもよい。た
とえば、ゲート酸化膜は、上述されたような低圧力化学
蒸着（ＬＰＣＶＤ）法、プラズマ増速化学蒸着（ＰＥＣ
ＶＤ）法、急速熱処理（ＲＴＰ）、または炉処理いずれ
かによって有利に形成され得る。同様に、トンネル酸化
膜はＬＰＣＤＶ，ＰＥＣＶＤ，ＲＴＰまたは炉処理いず
れかによって有利に形成され得る。両方の酸化膜形成は
Ｎ2 ＯまたはＯ2 いずれかの雰囲気中で行なわれ、さら
にＣｌの酸化膜への導入を含んでもよいし含まなくても
よい。さらに、窒素アニールがＰＥＣＶＤ処理、ＲＴＰ
処理、または従来の炉処理いずれかで有利に行なわれ得
る。窒素を含む他の酸化シーケンスはマーク・アイ・ガ
ードナーおよびヘンリー・ジム・フルフォード・ジュニ
アらの発明者による１９９４年３月２２日に出願された
「窒素アニールを使用して非常に信頼度の高い薄い酸化
膜を達成するための方法」（“Method for Achieving a
n Ultra-Reliable Thin Oxide Using a Nitrogen Annea
l ”）と題された、同時係属中の共通に譲渡された米国
特許第５、２９６、４１１号内に開示されており、ここ
に全文を引用により援用する。
異なった処理ステップを使用して行なわれてもよい。た
とえば、ゲート酸化膜は、上述されたような低圧力化学
蒸着（ＬＰＣＶＤ）法、プラズマ増速化学蒸着（ＰＥＣ
ＶＤ）法、急速熱処理（ＲＴＰ）、または炉処理いずれ
かによって有利に形成され得る。同様に、トンネル酸化
膜はＬＰＣＤＶ，ＰＥＣＶＤ，ＲＴＰまたは炉処理いず
れかによって有利に形成され得る。両方の酸化膜形成は
Ｎ2 ＯまたはＯ2 いずれかの雰囲気中で行なわれ、さら
にＣｌの酸化膜への導入を含んでもよいし含まなくても
よい。さらに、窒素アニールがＰＥＣＶＤ処理、ＲＴＰ
処理、または従来の炉処理いずれかで有利に行なわれ得
る。窒素を含む他の酸化シーケンスはマーク・アイ・ガ
ードナーおよびヘンリー・ジム・フルフォード・ジュニ
アらの発明者による１９９４年３月２２日に出願された
「窒素アニールを使用して非常に信頼度の高い薄い酸化
膜を達成するための方法」（“Method for Achieving a
n Ultra-Reliable Thin Oxide Using a Nitrogen Annea
l ”）と題された、同時係属中の共通に譲渡された米国
特許第５、２９６、４１１号内に開示されており、ここ
に全文を引用により援用する。
【００２９】表２に示されたような基本的な処理シーケ
ンスはおよそ６０Åの厚みに低減された酸化膜を製造す
るために利用され得る。３０ないし４０Åの範囲の厚み
を得るためには、シーケンスの温度は８００℃に下げら
れなければならない。表３は、４０Åのトンネル酸化膜
を製造するためのトンネル酸化シーケンスを開示し、好
ましくは炉チューブ中で行なわれ、ＲＴＰアニールがそ
の後に続く（表には表示せず）。そのようなＲＴＰアニ
ールは、９００ないし１０５０℃の温度範囲を有し得る
が、低温の炉で成長するが高品質の酸化膜は確実に得ら
れる。表２に示された処理とは対照的に、表３に示され
たトンネル酸化サイクルでは低温のＯ2は使用されな
い。
ンスはおよそ６０Åの厚みに低減された酸化膜を製造す
るために利用され得る。３０ないし４０Åの範囲の厚み
を得るためには、シーケンスの温度は８００℃に下げら
れなければならない。表３は、４０Åのトンネル酸化膜
を製造するためのトンネル酸化シーケンスを開示し、好
ましくは炉チューブ中で行なわれ、ＲＴＰアニールがそ
の後に続く（表には表示せず）。そのようなＲＴＰアニ
ールは、９００ないし１０５０℃の温度範囲を有し得る
が、低温の炉で成長するが高品質の酸化膜は確実に得ら
れる。表２に示された処理とは対照的に、表３に示され
たトンネル酸化サイクルでは低温のＯ2は使用されな
い。
【００３０】
【表３】
【００３１】表４に開示されたトンネル酸化シーケンス
は、３０Åの酸化膜を製造するために使用され得る。表
３の処理と同様に、また表２に示された処理とは対照的
に、表４に示されたトンネル酸化サイクルでは低温のＯ
2 は使用されない。炉の温度がより低い７００ないし７
５０℃で、ＲＴＰアニールがその後に続き、２０ないし
２５Åのトンネル酸化膜の製造が可能となる。
は、３０Åの酸化膜を製造するために使用され得る。表
３の処理と同様に、また表２に示された処理とは対照的
に、表４に示されたトンネル酸化サイクルでは低温のＯ
2 は使用されない。炉の温度がより低い７００ないし７
５０℃で、ＲＴＰアニールがその後に続き、２０ないし
２５Åのトンネル酸化膜の製造が可能となる。
【００３２】ＲＴＰアニール以外に、トンネル酸化膜
は、炉成長に続いて低圧のＮ2 Ｏの雰囲気下でＬＰＣＶ
Ｄアニールをすることで製造され得る。典型的な圧力の
範囲は５ないし３０ｔｏｒｒであり、一方典型的な温度
範囲は９００ないし１０５０℃である。
は、炉成長に続いて低圧のＮ2 Ｏの雰囲気下でＬＰＣＶ
Ｄアニールをすることで製造され得る。典型的な圧力の
範囲は５ないし３０ｔｏｒｒであり、一方典型的な温度
範囲は９００ないし１０５０℃である。
【００３３】
【表４】
【００３４】トンネル酸化は炉酸化処理によるのではな
くＬＰＣＶＤ処理を利用してもまた達成され得る。その
ような処理は７００ないし８５０℃の温度範囲で行なわ
れ、２：１ないし１０：１の範囲の比率を有するＮ2 Ｏ
およびＳｉＨ4 の混合物を使用し、さらに１００ｍＴｏ
ｒｒないし５００ｍＴｏｒｒの圧力範囲で行なわれる。
この処理の１つの顕著な利点は、従来のポリシリコン堆
積法で行なうことができることである。さらに、ＬＰＣ
ＶＤ酸化は選択的にＲＴＰまたは炉アニールのいずれか
がその後に続いてよい。
くＬＰＣＶＤ処理を利用してもまた達成され得る。その
ような処理は７００ないし８５０℃の温度範囲で行なわ
れ、２：１ないし１０：１の範囲の比率を有するＮ2 Ｏ
およびＳｉＨ4 の混合物を使用し、さらに１００ｍＴｏ
ｒｒないし５００ｍＴｏｒｒの圧力範囲で行なわれる。
この処理の１つの顕著な利点は、従来のポリシリコン堆
積法で行なうことができることである。さらに、ＬＰＣ
ＶＤ酸化は選択的にＲＴＰまたは炉アニールのいずれか
がその後に続いてよい。
【００３５】トンネル酸化は、炉酸化処理またはＬＰＣ
ＶＤ処理によるのではなくＰＥＣＶＤ処理を利用するこ
とによってもまた達成され得る。そのような処理もまた
２：１ないし１０：１の比率範囲を有するＮ2 Ｏおよび
ＳｉＨ4 の混合物を使用し、２Ｔｏｒｒないし３０Ｔｏ
ｒｒの範囲の圧力で行なわれ、さらに５０ないし５００
ワットの範囲の電力レベルで行なわれ得る。Ｎ2 Ｏ Ｓ
ｉＨ4 分子の分離に要するエネルギはプラズマ中に含ま
れるので、その処理は室温（２５℃）ないし４００℃の
範囲の温度で行なわれ得る。さらに、ＬＰＣＶＤ酸化は
選択的にＲＴＰまたは炉アニールいずれかが続き得る。
ゲート酸化膜が成長するのではなく堆積されるのであれ
ば、より薄い酸化膜が達成可能である。例えば１０ない
し２０Åのゲート酸化膜が堆積され、トンネル酸化がそ
の後に続き得る。この結果、厚みがトンネル酸化膜とほ
ぼ同じゲート酸化膜になる。そのようなゲート酸化はＬ
ＰＣＶＤまたはＰＥＣＶＤ処理いずれかによって達成さ
れ得る。
ＶＤ処理によるのではなくＰＥＣＶＤ処理を利用するこ
とによってもまた達成され得る。そのような処理もまた
２：１ないし１０：１の比率範囲を有するＮ2 Ｏおよび
ＳｉＨ4 の混合物を使用し、２Ｔｏｒｒないし３０Ｔｏ
ｒｒの範囲の圧力で行なわれ、さらに５０ないし５００
ワットの範囲の電力レベルで行なわれ得る。Ｎ2 Ｏ Ｓ
ｉＨ4 分子の分離に要するエネルギはプラズマ中に含ま
れるので、その処理は室温（２５℃）ないし４００℃の
範囲の温度で行なわれ得る。さらに、ＬＰＣＶＤ酸化は
選択的にＲＴＰまたは炉アニールいずれかが続き得る。
ゲート酸化膜が成長するのではなく堆積されるのであれ
ば、より薄い酸化膜が達成可能である。例えば１０ない
し２０Åのゲート酸化膜が堆積され、トンネル酸化がそ
の後に続き得る。この結果、厚みがトンネル酸化膜とほ
ぼ同じゲート酸化膜になる。そのようなゲート酸化はＬ
ＰＣＶＤまたはＰＥＣＶＤ処理いずれかによって達成さ
れ得る。
【００３６】上述されたこの技術は、高品質の非常に薄
い酸化膜を製造するためにポリシリコン堆積に先立つい
ずれの酸化サイクルにも非常に関係が深く、ほとんどす
べてのＭＯＳ処理技術に応用される可能性が高い。この
技術は特に堆積酸化膜の品質を向上させることに適して
おり、さらにゲート酸化膜の形成における図１−６のシ
ーケンスに示されているように再成長酸化膜に適してい
ると考えられる。５０Åより小さい厚みの薄いトンネル
酸化膜を形成するには上で議論したように酸化膜を成長
させるのではなく堆積酸化膜のほうがおそらく有用であ
ろう。
い酸化膜を製造するためにポリシリコン堆積に先立つい
ずれの酸化サイクルにも非常に関係が深く、ほとんどす
べてのＭＯＳ処理技術に応用される可能性が高い。この
技術は特に堆積酸化膜の品質を向上させることに適して
おり、さらにゲート酸化膜の形成における図１−６のシ
ーケンスに示されているように再成長酸化膜に適してい
ると考えられる。５０Åより小さい厚みの薄いトンネル
酸化膜を形成するには上で議論したように酸化膜を成長
させるのではなく堆積酸化膜のほうがおそらく有用であ
ろう。
【００３７】酸化膜中のある濃度の窒素は、上層のポリ
シリコン層から酸化膜を通ってその下のチャネルまたは
基板に達する、酸化膜を使用する装置の性能を（基板領
域のドーピングプロファイルをかなり変えてしまうこと
で）低下させかねないドーパント原子、特にホウ素の移
動を減じる拡散バリヤを提供することもまた考えられ
る。この拡散バリヤは特にホウ素が存在するとき魅力的
である、なぜならホウ素はリンまたは砒素よりも速く酸
化膜中を拡散するからである。酸化物層中の窒素源は、
上述されたＮ2 Ｏアニールによって、または、典型的に
はＯ2 などの酸素源と結びついて、代替的にはＮＯ、Ｎ
Ｈ3 、ＮＨ4 、またはＮＦ3 等の他のガスによって与え
られる。
シリコン層から酸化膜を通ってその下のチャネルまたは
基板に達する、酸化膜を使用する装置の性能を（基板領
域のドーピングプロファイルをかなり変えてしまうこと
で）低下させかねないドーパント原子、特にホウ素の移
動を減じる拡散バリヤを提供することもまた考えられ
る。この拡散バリヤは特にホウ素が存在するとき魅力的
である、なぜならホウ素はリンまたは砒素よりも速く酸
化膜中を拡散するからである。酸化物層中の窒素源は、
上述されたＮ2 Ｏアニールによって、または、典型的に
はＯ2 などの酸素源と結びついて、代替的にはＮＯ、Ｎ
Ｈ3 、ＮＨ4 、またはＮＦ3 等の他のガスによって与え
られる。
【００３８】さらに、窒素は酸化処理において最終アニ
ールよりも速く導入され得る。たとえば、窒素はゲッタ
リングオペレーションの間に導入され、たとえ最終アニ
ールが不活性雰囲気下だけにあったとしても、ここに議
論された酸化膜と同じ改良された品質を有する酸化膜を
生成し得ると考えられる。窒素は成長ステップのうちの
いくつかまたはそのすべての間に導入されてもよいが、
所望の厚みの酸化膜を生成するに必要な最適な成長条件
の再較正が必要となる。
ールよりも速く導入され得る。たとえば、窒素はゲッタ
リングオペレーションの間に導入され、たとえ最終アニ
ールが不活性雰囲気下だけにあったとしても、ここに議
論された酸化膜と同じ改良された品質を有する酸化膜を
生成し得ると考えられる。窒素は成長ステップのうちの
いくつかまたはそのすべての間に導入されてもよいが、
所望の厚みの酸化膜を生成するに必要な最適な成長条件
の再較正が必要となる。
【００３９】上の説明はＣＭＯＳ技術で製造されるＥＥ
ＰＡＬ技術に言及するが、この開示の技術は、薄い酸化
膜を組入れる他の半導体処理技術に有利に応用できる。
たとえば、非常に薄い酸化膜誘電体を用いて製造される
キャパシタを要するＤＲＡＭ処理はこれらの技術から非
常に大きな利益を得るであろう。もちろん、トンネル酸
化膜を利用する他のプログラマブル技術もまたこの利益
を受ける。
ＰＡＬ技術に言及するが、この開示の技術は、薄い酸化
膜を組入れる他の半導体処理技術に有利に応用できる。
たとえば、非常に薄い酸化膜誘電体を用いて製造される
キャパシタを要するＤＲＡＭ処理はこれらの技術から非
常に大きな利益を得るであろう。もちろん、トンネル酸
化膜を利用する他のプログラマブル技術もまたこの利益
を受ける。
【００４０】この発明は上述の実施例に関して述べられ
てきたが、この発明はこれらの実施例に必ずしも限定さ
れない。たとえば、広範にわたる様々なゲート酸化膜お
よびトンネル酸化膜の厚みが製造され、その２つの酸化
膜をアニールすべきかどうかおよび／またはそれらをど
のようにアニールすべきかは多くの異なった方法で決定
され得る。したがって、ここに述べられていない他の実
施例、変更、および改良は、前掲の特許請求の範囲によ
って規定されるこの発明の範囲から必ずしも除外される
必要はない。
てきたが、この発明はこれらの実施例に必ずしも限定さ
れない。たとえば、広範にわたる様々なゲート酸化膜お
よびトンネル酸化膜の厚みが製造され、その２つの酸化
膜をアニールすべきかどうかおよび／またはそれらをど
のようにアニールすべきかは多くの異なった方法で決定
され得る。したがって、ここに述べられていない他の実
施例、変更、および改良は、前掲の特許請求の範囲によ
って規定されるこの発明の範囲から必ずしも除外される
必要はない。
【図１】ＣＭＯＳ ＥＥＰＲＯＭ処理のＰ−ウェル活性
領域におけるゲートおよびトンネル酸化膜の形成のため
の処理ステップのシーケンスを示す断面図である。
領域におけるゲートおよびトンネル酸化膜の形成のため
の処理ステップのシーケンスを示す断面図である。
【図２】ＣＭＯＳ ＥＥＰＡＬ処理のＰ−ウェル活性領
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
【図３】ＣＭＯＳ ＥＥＰＡＬ処理のＰ−ウェル活性領
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
【図４】ＣＭＯＳ ＥＥＰＡＬ処理のＰ−ウェル活性領
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
【図５】ＣＭＯＳ ＥＥＰＡＬ処理のＰ−ウェル活性領
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
【図６】ＣＭＯＳ ＥＥＰＡＬ処理のＰ−ウェル活性領
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
域におけるゲートおよびトンネル酸化膜の形成のための
処理ステップのシーケンスを示す断面図である。
１０２ フィールド酸化膜 １０４ ＫＯＯＩ酸化膜 １１０ Ｐ−ウェル活性領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 29/786 21/336 (72)発明者 エイチ・ジム・フルフォード・ジュニア アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシャー・ドライブ、 9808 (72)発明者 マーク・アイ・ガードナー アメリカ合衆国、78612 テキサス州、セ ダー・クリーク、ピィ・オゥ・ボックス・ 249
Claims (33)
- 【請求項１】 集積回路の製造工程において、第１の酸
化物層を半導体本体の第１の表面領域上に形成するため
の方法、さらには第１の酸化物層の厚みより大きい第２
の酸化物層を半導体本体の第２の表面領域上に形成する
ための方法であって、 半導体本体の第１および第２の表面領域上に初期の酸化
物層を形成するステップと、 半導体本体の第１の表面領域上に置かれた領域の初期の
酸化物層の少なくとも一部分を取除くステップと、 取除くステップに続いて、半導体本体を酸化膜形成に適
切な環境にさらし、半導体本体の第１の表面領域の上方
に置かれた第１の酸化物層を形成し、かつ第２の領域の
上方に置かれた初期の酸化物層の厚みを増やしそのよう
にして第２の酸化物層を形成するステップと、 さらすステップの開始に続いて、半導体本体を窒素源に
導入し、第１および第２の酸化物層両方にある濃度の窒
素を形成するステップとを含む、第１の酸化物層および
第２の酸化物層を形成するための方法。 - 【請求項２】 取除くステップは、第１の表面領域上方
に置かれた領域内の初期の酸化膜の完全な除去を含み、
そのようにして半導体本体の第１の表面領域をさらす、
請求項１に記載の方法。 - 【請求項３】 取除くステップは、第１の表面領域上方
に置かれた領域内の初期の酸化膜の部分的な除去を含
み、そのようにして形成ステップの完了の際よりもその
厚みの少ない、初期の酸化膜の残りの部分を、半導体本
体の第１の表面領域上方に置かれた状態のまま残す、請
求項１に記載の方法。 - 【請求項４】 取除くステップの後で、さらにさらすス
テップに先行して、半導体本体の第２の表面領域の上方
に置かれた初期の酸化物層の厚みを増やすさらなるステ
ップを含む、請求項１に記載の方法。 - 【請求項５】 半導体本体の第２の表面領域の上方に堆
積された初期の酸化物層は、さらすステップのすぐ前
に、形成するステップの完了の際のその厚みと比べて実
質的に変わらない厚みを有する、請求項１に記載の方
法。 - 【請求項６】 半導体本体の第１の表面領域は半導体本
体の濃くドープされた層の上層に置かれる、請求項１に
記載の方法。 - 【請求項７】 導入するステップは、さらすステップに
続いて、半導体本体を窒素を含む雰囲気下でアニーリン
グし、ある濃度の窒素を含む第１および第２の酸化膜両
方に表面層を形成するステップを含む、請求項１に記載
の方法。 - 【請求項８】 アニーリングステップはＲＴＰアニーリ
ングステップを含み、さらすステップは炉成長ステップ
を含む、請求項７に記載の方法。 - 【請求項９】 アニーリングステップはＬＰＣＶＤアニ
ーリングステップを含み、さらすステップは炉成長ステ
ップを含む、請求項７に記載の方法。 - 【請求項１０】 ＬＰＣＶＤアニーリングステップは９
００℃ないし１０５０℃の範囲の温度で行なわれる、請
求項９に記載の方法。 - 【請求項１１】 ＬＰＣＶＤアニーリングステップは５
ｔｏｒｒないし３０ｔｏｒｒの範囲の圧力で行なわれ
る、請求項９に記載の方法。 - 【請求項１２】 さらすステップおよび導入するステッ
プに続いて、半導体本体をアニーリングするステップを
さらに含む、請求項１に記載の方法。 - 【請求項１３】 アニーリングステップはＲＴＰアニー
リングステップを含み、さらすステップは炉成長ステッ
プを含む、請求項１２に記載の方法。 - 【請求項１４】 ＲＴＰアニーリングステップは、９０
０℃ないし１０５０℃の範囲の温度で行なわれる、請求
項１３に記載の方法。 - 【請求項１５】 炉成長ステップは、７００℃ないし９
５０℃の範囲の温度で行なわれる、請求項１３に記載の
方法。 - 【請求項１６】 炉成長ステップは、８００℃ないし８
５０℃の範囲の温度で行なわれる、請求項１３に記載の
方法。 - 【請求項１７】 アニーリングステップは、ＬＰＣＶＤ
アニーリングステップを含み、さらすステップは、炉成
長ステップを含む、請求項１２に記載の方法。 - 【請求項１８】 導入するステップは、さらすステップ
と同時に行なわれ、酸化膜形成に適切な環境はさらすス
テップの少なくとも一部分の間に窒素源を含み、第１お
よび第２の酸化膜両方の少なくとも一部分にある濃度の
窒素を形成する、請求項１に記載の方法。 - 【請求項１９】 さらすステップは、ＬＰＣＶＤ露出ス
テップを含む、請求項１８に記載の方法。 - 【請求項２０】 酸化に適切な環境は、２：１ないし１
０：１の範囲の比率を有するＮ2 ＯおよびＳｉＨ4 の混
合物を含む、請求項１９に記載の方法。 - 【請求項２１】 ＬＰＣＶＤ露出ステップは、１００ｍ
Ｔｏｒｒないし５００ｍＴｏｒｒの範囲の圧力で行なわ
れる、請求項１９に記載の方法。 - 【請求項２２】 ＬＰＣＶＤ露出ステップは、７００℃
ないし８５０℃の範囲の温度にて行なわれる、請求項１
９に記載の方法。 - 【請求項２３】 さらすステップはＰＥＣＶＤ露出ステ
ップを含む、請求項１８に記載の方法。 - 【請求項２４】 酸化に適切な環境は、２：１ないし１
０：１の範囲の比率を有するＮ2 ＯおよびＳｉＨ4 の混
合物を含む、請求項２３に記載の方法。 - 【請求項２５】 ＰＥＣＶＤ露出ステップは、２Ｔｏｒ
ｒないし３０Ｔｏｒｒの範囲の圧力で行なわれる、請求
項２３に記載の方法。 - 【請求項２６】 ＰＥＣＶＤ露出ステップは、約２５℃
ないし４００℃の範囲の温度で行なわれる、請求項２３
に記載の方法。 - 【請求項２７】 ＰＥＣＶＤ露出ステップは、５０Ｗな
いし５００Ｗの範囲の電力レベルで行なわれる、請求項
２３に記載の方法。 - 【請求項２８】 酸化膜形成に適切な環境はさらすステ
ップの少なくとも一部分の間にＨＣｌの供給源を含み、
第１および第２の酸化膜両方の少なくとも一部分にある
濃度の塩素を形成する、請求項１に記載の方法。 - 【請求項２９】 塩素を含まない第１および第２の酸化
膜両方を形成するように、酸化膜形成に適切な環境がさ
らすステップの間にＨＣｌを含まない環境を含む、請求
項１に記載の方法。 - 【請求項３０】 形成するステップは、ＬＰＣＶＤ、Ｐ
ＥＣＶＤ、ＲＴＰ、および炉酸化処理から成る群から選
択された処理を含む、請求項１に記載の方法。 - 【請求項３１】 さらすステップは、ＬＰＣＶＤ、ＰＥ
ＣＶＤ、ＲＴＰ、および炉酸化処理からなる群から選択
される処理を含む、請求項１に記載の方法。 - 【請求項３２】 導入するステップは、ＰＥＣＶＤ、Ｒ
ＴＰ、および炉処理からなる群から選択された処理を含
む、請求項１に記載の方法。 - 【請求項３３】 半導体本体の第１の表面領域上に、ま
ず初期の酸化物層を形成し、少なくともそれの一部分を
取除き、その後、半導体本体を酸化膜形成に適切な環境
にさらすことによって形成された第１の酸化物層と、 前記半導体本体の第２の表面領域上にまず初期の酸化物
層を形成し、その後前記初期の酸化物層の厚みを増やす
ように半導体本体を前記酸化膜形成に適切な環境にさら
し、その後、第２の酸化膜を生成することによって形成
された第２の酸化物層とを含み、 第１および第２の酸化膜両方はさらに、それぞれ一部
が、半導体本体を窒素を含む雰囲気に導入することによ
って形成された、窒素を含む、集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/280416 | 1994-07-26 | ||
| US08/280,416 US5498577A (en) | 1994-07-26 | 1994-07-26 | Method for fabricating thin oxides for a semiconductor technology |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007197305A Division JP2008028403A (ja) | 1994-07-26 | 2007-07-30 | 第１の酸化物層および第２の酸化物層を形成するための方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172138A true JPH08172138A (ja) | 1996-07-02 |
Family
ID=23072985
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189037A Pending JPH08172138A (ja) | 1994-07-26 | 1995-07-25 | 第１の酸化物層および第２の酸化物層を形成するための方法ならびに集積回路 |
| JP2007197305A Pending JP2008028403A (ja) | 1994-07-26 | 2007-07-30 | 第１の酸化物層および第２の酸化物層を形成するための方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007197305A Pending JP2008028403A (ja) | 1994-07-26 | 2007-07-30 | 第１の酸化物層および第２の酸化物層を形成するための方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5498577A (ja) |
| EP (1) | EP0696051B1 (ja) |
| JP (2) | JPH08172138A (ja) |
| AT (1) | ATE187844T1 (ja) |
| DE (1) | DE69513899T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291365B1 (en) | 1999-02-10 | 2001-09-18 | Nec Corporation | Method for manufacturing thin gate silicon oxide layer |
| JP2007536744A (ja) * | 2004-05-06 | 2007-12-13 | サイデンス コーポレーション | 分割チャネルアンチヒューズアレイ構造 |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610643B1 (en) * | 1993-02-11 | 1997-09-10 | STMicroelectronics S.r.l. | EEPROM cell and peripheral MOS transistor |
| JP3305901B2 (ja) * | 1994-12-14 | 2002-07-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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