JPS62181474A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62181474A JPS62181474A JP61022180A JP2218086A JPS62181474A JP S62181474 A JPS62181474 A JP S62181474A JP 61022180 A JP61022180 A JP 61022180A JP 2218086 A JP2218086 A JP 2218086A JP S62181474 A JPS62181474 A JP S62181474A
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体記憶装置、特に書込・消去特性の優れ
た不揮発性半導体記憶装置に関する。
た不揮発性半導体記憶装置に関する。
(従来の技術)
従来、不揮発性半導体記憶装置の代表的なものとして、
MNOS(金属−ナイトライド膜−酸化シリコン膜−半
導体)構造の半導体記憶装置がよく知られている。MN
OS型半導体記憶装置は、グー1−電極−半導体基板間
に比較的高い電圧(15〜25V程度)を印加し、極薄
の酸化シリコン膜とナイトライド膜の界面付近、又はそ
の近傍のナイトライド膜中に存在するトラップに、半導
体側から電荷のトンネリング注入、蓄積を行ない、トラ
ンジスタのしきい値電圧を変化させて情報を記憶させる
ことを原理としている。
MNOS(金属−ナイトライド膜−酸化シリコン膜−半
導体)構造の半導体記憶装置がよく知られている。MN
OS型半導体記憶装置は、グー1−電極−半導体基板間
に比較的高い電圧(15〜25V程度)を印加し、極薄
の酸化シリコン膜とナイトライド膜の界面付近、又はそ
の近傍のナイトライド膜中に存在するトラップに、半導
体側から電荷のトンネリング注入、蓄積を行ない、トラ
ンジスタのしきい値電圧を変化させて情報を記憶させる
ことを原理としている。
第3図は、従来のnチャンネルMNO5型半導体記憶装
置の断面構造の一例を示したものである。
置の断面構造の一例を示したものである。
1はp型シリコン基板、2及び3はn型の選択拡散領域
であり、ソース、ドレイン領域と呼ばれる。
であり、ソース、ドレイン領域と呼ばれる。
また、4はトンネリング媒体となり得る薄い酸化シリコ
ン膜、6はナイトライド膜、7はポリシリコン膜からな
るゲート電極である。
ン膜、6はナイトライド膜、7はポリシリコン膜からな
るゲート電極である。
(発明が解決しようとする問題点)
第3図に示すような従来構成のMNOS型半導体記憶装
置の書込・消去特性の一例を第2図に破線8,9で示す
。例えば±20Vのパルス電圧を用いた場合、書込・消
去に必要な時間は、書込の場合2ms以上、消去の場合
50m5以上の時間が必要となっており、書込時間に比
べ消去時間が著しく長くなるという欠点を有し、大容量
メモリに適用する際の実用上の問題点となっている。
置の書込・消去特性の一例を第2図に破線8,9で示す
。例えば±20Vのパルス電圧を用いた場合、書込・消
去に必要な時間は、書込の場合2ms以上、消去の場合
50m5以上の時間が必要となっており、書込時間に比
べ消去時間が著しく長くなるという欠点を有し、大容量
メモリに適用する際の実用上の問題点となっている。
本発明の目的は、かかる問題点に鑑み、店:込・消去特
性、特に消去特性を大幅に向上させた新規な構成のMN
O5型半導体記憶装置を提供することにある。
性、特に消去特性を大幅に向上させた新規な構成のMN
O5型半導体記憶装置を提供することにある。
(問題点を解決するための手段)
上記問題点を解決するために、本発明は、−導電型の半
導体基板上の所定の領域に、酸化シリコン膜、オキシナ
イトライド膜、ナイトライド膜及び導電層を順次積層し
、その所定の領域の両側にそれぞれ隣接した半導体基板
内に、半導体基板とは反対導電型の領域と、その反対導
電型領域上にコンタクト電極をそれぞれ設けてなること
を特徴とするものである。
導体基板上の所定の領域に、酸化シリコン膜、オキシナ
イトライド膜、ナイトライド膜及び導電層を順次積層し
、その所定の領域の両側にそれぞれ隣接した半導体基板
内に、半導体基板とは反対導電型の領域と、その反対導
電型領域上にコンタクト電極をそれぞれ設けてなること
を特徴とするものである。
(作 用)
本発明の構成によれば、ナイトライド膜のトラップへの
キャリアトンネリング注入が、酸化シリコン膜とオキシ
ナイトライド膜を通して行なわれるため、従来溝成しこ
比へトンネリング注入に対するバリアを低下させること
が可能となり、書込・消去特性を向」ニさせることがで
きる。一方、書込・消去後にティ1−ライト膜に蓄積さ
れた電荷の保持に関しては、オキシナイトライド膜の下
に酸化シリコン膜を備えているため、キャリアが逃げに
くい構造となっている。
キャリアトンネリング注入が、酸化シリコン膜とオキシ
ナイトライド膜を通して行なわれるため、従来溝成しこ
比へトンネリング注入に対するバリアを低下させること
が可能となり、書込・消去特性を向」ニさせることがで
きる。一方、書込・消去後にティ1−ライト膜に蓄積さ
れた電荷の保持に関しては、オキシナイトライド膜の下
に酸化シリコン膜を備えているため、キャリアが逃げに
くい構造となっている。
(実施例)
本発明の具体的な実施例を第1図に従って説明する。本
半導体記憶装置は、第1図に示すように、P型シリコン
基板1上の所定の領域に、薄い酸化シリコン膜4.薄い
オキシナイトライド膜5.ナイトライド膜6及びポリシ
リコン膜からなるゲート電極7を順次積層し、この領域
に隣接した両側にそれぞれn型領域からなるソース、ド
レイン領域2,3を設け、その上にソース、ドレイン電
極12、13を形成したものである。
半導体記憶装置は、第1図に示すように、P型シリコン
基板1上の所定の領域に、薄い酸化シリコン膜4.薄い
オキシナイトライド膜5.ナイトライド膜6及びポリシ
リコン膜からなるゲート電極7を順次積層し、この領域
に隣接した両側にそれぞれn型領域からなるソース、ド
レイン領域2,3を設け、その上にソース、ドレイン電
極12、13を形成したものである。
トンネリング媒体となり得る薄い酸化シリコン膜4と、
薄いオキシナイトライド膜5は、トンネリング効果を有
効に利用するために、両方の膜の膜厚の合計を15〜3
0人程度にする必要があり、本実施例では酸化シリコン
膜10人、オキシナイトライド膜10人とした。薄い酸
化シリコン膜は、公知のシリコン基板の酸化により形成
し、また、オキシナイトライド膜の形成法としては、(
1)アンモニア(N113 > 、ジクロルシラン(S
iJClz)及び亜酸化窒素(N、0)の化学反応に基
づく気相成長法によ 。
薄いオキシナイトライド膜5は、トンネリング効果を有
効に利用するために、両方の膜の膜厚の合計を15〜3
0人程度にする必要があり、本実施例では酸化シリコン
膜10人、オキシナイトライド膜10人とした。薄い酸
化シリコン膜は、公知のシリコン基板の酸化により形成
し、また、オキシナイトライド膜の形成法としては、(
1)アンモニア(N113 > 、ジクロルシラン(S
iJClz)及び亜酸化窒素(N、0)の化学反応に基
づく気相成長法によ 。
り形成する方法、(2)酸化シリコン膜4をアンモニア
(N11.)などで直接窒化する方法、(3)アンモニ
ア(NH3)とジクロルシラン(SJ−CI!1)との
化学反応に基づく気相成長法によりナイトライド膜を形
成し、そのナイトライド膜を酸化する方法などがあるが
、本実施例では(1)の方法で形成した。
(N11.)などで直接窒化する方法、(3)アンモニ
ア(NH3)とジクロルシラン(SJ−CI!1)との
化学反応に基づく気相成長法によりナイトライド膜を形
成し、そのナイトライド膜を酸化する方法などがあるが
、本実施例では(1)の方法で形成した。
次に、オキシナイトライド膜5上に、
Ni13/5il12CN、 = 10.750℃の条
件下の気相成長法により、ティ1−ライド膜6を約50
0人形成した。
件下の気相成長法により、ティ1−ライド膜6を約50
0人形成した。
次いで、ナイトライド膜6の上にポリシリコン膜を約4
000人形成させ、ゲート電極7を形成した。
000人形成させ、ゲート電極7を形成した。
その後、イオン注入法により、リンを打ち込み、ソース
、ドレイン領域2,3を形成することにより、第1図に
示すような構成の半導体記憶装置を得ることができる。
、ドレイン領域2,3を形成することにより、第1図に
示すような構成の半導体記憶装置を得ることができる。
以上のように構成された本実施例の書込・消去特性を第
2図に実線io、 1iで示す。例えば±20Vのパル
ス電圧を用いた場合、従来例の特性(破線8.9)に比
べ、書込・消去特性の向上が見られ、特に消去側で著し
い向上が見られる。
2図に実線io、 1iで示す。例えば±20Vのパル
ス電圧を用いた場合、従来例の特性(破線8.9)に比
べ、書込・消去特性の向上が見られ、特に消去側で著し
い向上が見られる。
(発明の効果)
以上説明したように、本発明によれば、書込・消去特性
の大幅な向上を図ることができ、大容量メモリに適用す
る際の実用上の問題解決に大きく寄与するものである。
の大幅な向上を図ることができ、大容量メモリに適用す
る際の実用上の問題解決に大きく寄与するものである。
第1図は、本発明の一実施例の断面図、第2図は、本発
明の詳細な説明するための書込・消去特性図、第3図は
、従来のMNO5型半導体記憶装置の断面図である。 1・・・p型シリコン基板、 2,3・・・ソース。 ドレイン領域、 4・・・酸化シリコン膜、5・・・オ
キシナイトライド膜、 6・・・ナイトライド膜、
7・・・グーl−電極、 12.13・・・ソース、
ドレイン電極。 特許出願人 松下電子工業株式会社 第1図 ア ■ 1− p 1シリコン爪λg 2,3
゛八人斗−Lに7試l衣4 酸4t、ンリコン練
5 オ矢/ナイトフhド196
す4トライF錬 7 す゛−ト克込
+2 、+3 シーA、ドレイ・(堵第2図
明の詳細な説明するための書込・消去特性図、第3図は
、従来のMNO5型半導体記憶装置の断面図である。 1・・・p型シリコン基板、 2,3・・・ソース。 ドレイン領域、 4・・・酸化シリコン膜、5・・・オ
キシナイトライド膜、 6・・・ナイトライド膜、
7・・・グーl−電極、 12.13・・・ソース、
ドレイン電極。 特許出願人 松下電子工業株式会社 第1図 ア ■ 1− p 1シリコン爪λg 2,3
゛八人斗−Lに7試l衣4 酸4t、ンリコン練
5 オ矢/ナイトフhド196
す4トライF錬 7 す゛−ト克込
+2 、+3 シーA、ドレイ・(堵第2図
Claims (1)
- 一導電型の半導体基板上の所定の領域に、順次積層され
た酸化シリコン膜、オキシナイトライド膜、ナイトライ
ド膜及び導電層を有し、前記所定の領域の両側にそれぞ
れ隣接した前記半導体基板内に前記半導体基板とは反対
導電型の領域と、その反対導電型領域上にコンタクト電
極をそれぞれ有することを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61022180A JP2649511B2 (ja) | 1986-02-05 | 1986-02-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61022180A JP2649511B2 (ja) | 1986-02-05 | 1986-02-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62181474A true JPS62181474A (ja) | 1987-08-08 |
JP2649511B2 JP2649511B2 (ja) | 1997-09-03 |
Family
ID=12075597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61022180A Expired - Lifetime JP2649511B2 (ja) | 1986-02-05 | 1986-02-05 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2649511B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489371A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electronics Corp | Manufacture of semiconductor storage device |
KR100345662B1 (ko) * | 1995-12-16 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트절연막형성방법 |
US6767794B2 (en) * | 1998-01-05 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58212180A (ja) * | 1982-06-03 | 1983-12-09 | Matsushita Electronics Corp | 不揮発性記憶装置およびその製造方法 |
JPS60501284A (ja) * | 1983-05-02 | 1985-08-08 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 不揮発性半導体メモリー装置の製造方法 |
-
1986
- 1986-02-05 JP JP61022180A patent/JP2649511B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58212180A (ja) * | 1982-06-03 | 1983-12-09 | Matsushita Electronics Corp | 不揮発性記憶装置およびその製造方法 |
JPS60501284A (ja) * | 1983-05-02 | 1985-08-08 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 不揮発性半導体メモリー装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489371A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electronics Corp | Manufacture of semiconductor storage device |
KR100345662B1 (ko) * | 1995-12-16 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트절연막형성방법 |
US6767794B2 (en) * | 1998-01-05 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET |
Also Published As
Publication number | Publication date |
---|---|
JP2649511B2 (ja) | 1997-09-03 |
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