JPS6224674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6224674A JPS6224674A JP16344985A JP16344985A JPS6224674A JP S6224674 A JPS6224674 A JP S6224674A JP 16344985 A JP16344985 A JP 16344985A JP 16344985 A JP16344985 A JP 16344985A JP S6224674 A JPS6224674 A JP S6224674A
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- Japan
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- film
- silicon
- polycrystalline silicon
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＯＳ（金属−絶縁物−酸化シリコン膜−
半導体）型の電界効果トランジスタからなる半導体記憶
装置において、書き込み消去特性の向上をはかることの
できる新規な構造に関するものである。
半導体）型の電界効果トランジスタからなる半導体記憶
装置において、書き込み消去特性の向上をはかることの
できる新規な構造に関するものである。
従来の技術
従来、ＭＩＱＳ型半導体記憶装置の代表的なものとして
、ＭＮＯＳ（金属−窒化シリコン膜−酸化シリコン膜−
半導体）構造の半導体記憶装置がよく知られている。
、ＭＮＯＳ（金属−窒化シリコン膜−酸化シリコン膜−
半導体）構造の半導体記憶装置がよく知られている。
ＭＮＯ３型半導体記憶装置は、金属ゲート電極−半導体
基板間に比較的高い電圧（１５〜２５Ｖ程度）を印加し
、極薄の酸化シリコン膜と窒化シリコン膜の界面付近、
又はその近傍の窒化シリコン膜中に存在するトラップに
、半導体側から電荷のトンネリング注入、蓄積を行い、
トランジスタのしきい値電圧を変化させて情報を記憶さ
せることを原理とするものである。
基板間に比較的高い電圧（１５〜２５Ｖ程度）を印加し
、極薄の酸化シリコン膜と窒化シリコン膜の界面付近、
又はその近傍の窒化シリコン膜中に存在するトラップに
、半導体側から電荷のトンネリング注入、蓄積を行い、
トランジスタのしきい値電圧を変化させて情報を記憶さ
せることを原理とするものである。
第２図に従来のＮチャネルＭＮＯ３型半導体記憶装置の
断面構造の一例を示す。１はＰ型のシリコン基板、２及
び３はＮ型の選択拡散領域であシ、ソース、ドレイン領
域と呼ばれる。また、４はトンネリング媒体となりうる
薄い酸化シリコン膜、６は窒化シリコン膜、９はＮ型の
多結晶シＩＪ：７ン膜からなるゲート電極である。
断面構造の一例を示す。１はＰ型のシリコン基板、２及
び３はＮ型の選択拡散領域であシ、ソース、ドレイン領
域と呼ばれる。また、４はトンネリング媒体となりうる
薄い酸化シリコン膜、６は窒化シリコン膜、９はＮ型の
多結晶シＩＪ：７ン膜からなるゲート電極である。
第２図に示すように、従来のＭＮＯ５型手導体半導体置
は、金属電極に高電導度多結晶シリコン膜を用いると、
通常ソース、ドレイン領域をセルフ１ラインで形成する
ため、高電導度多結晶シリコン膜としては、通常、ソー
ス、ドレイン領域と同導電型（シリコン基板とは反対導
電型）の多結晶シリコン膜から構成される。
は、金属電極に高電導度多結晶シリコン膜を用いると、
通常ソース、ドレイン領域をセルフ１ラインで形成する
ため、高電導度多結晶シリコン膜としては、通常、ソー
ス、ドレイン領域と同導電型（シリコン基板とは反対導
電型）の多結晶シリコン膜から構成される。
発明が解決しようとする問題点
第２図に示す従来構造のＭＮＯＳ型半導体記憶装置の書
き込み消去特性の一例を第３図に破ｍ７゜８で示す。図
に示すようＫ、例えば±２０Ｖのパルス電圧を用いた場
合、書き込み消去に必要な時間は、書き込みの場合１ｍ
ｓ以上、消去の場合３０ｍ５以上の時間が必要であシ、
書き込み時間に比べ消去時間が著しく長くなり、大容量
メモリに適用する際の実用上の問題となっている。
き込み消去特性の一例を第３図に破ｍ７゜８で示す。図
に示すようＫ、例えば±２０Ｖのパルス電圧を用いた場
合、書き込み消去に必要な時間は、書き込みの場合１ｍ
ｓ以上、消去の場合３０ｍ５以上の時間が必要であシ、
書き込み時間に比べ消去時間が著しく長くなり、大容量
メモリに適用する際の実用上の問題となっている。
本発明の目的は、かかる問題に鑑み、ＭＩＯ５型半導体
記憶装置において、書き込み消去特性、特に消去特性の
向上をはかることのできる新規な構造を提供することに
ある。
記憶装置において、書き込み消去特性、特に消去特性の
向上をはかることのできる新規な構造を提供することに
ある。
問題点を解決するための手段
上記目的を達成するために、本発明はＭＩＯ３（金属−
絶縁物−酸化シリコン膜−半導体）構造の半導体記憶装
置において、前記金属が半導体基板と同導電型の多結晶
ポリシリコン膜からなることを特徴とするものである。
絶縁物−酸化シリコン膜−半導体）構造の半導体記憶装
置において、前記金属が半導体基板と同導電型の多結晶
ポリシリコン膜からなることを特徴とするものである。
作 用
従来構造における書き込み時間と消去時間の相異の原因
について詳細なことは不明であるが、本発明者の検討に
よれば、書き込みの場合は近似的ファウラー・ノルドハ
イム・トンネリング、消去の場合は直接的バンド間トン
ネリングに支配されることに起因すると同時に、シリコ
ン基板と反対導電型の多結晶シリコンを用いる従来構造
では、フラットバンド電圧（ＶＦＢ）が−１ｖ近い値と
なり、ゲート電極一基板間に印加される実質的な電界が
、消去の場合が書き込みの場合に比べ小さくなってしま
うことにも起因しているものと推定された。
について詳細なことは不明であるが、本発明者の検討に
よれば、書き込みの場合は近似的ファウラー・ノルドハ
イム・トンネリング、消去の場合は直接的バンド間トン
ネリングに支配されることに起因すると同時に、シリコ
ン基板と反対導電型の多結晶シリコンを用いる従来構造
では、フラットバンド電圧（ＶＦＢ）が−１ｖ近い値と
なり、ゲート電極一基板間に印加される実質的な電界が
、消去の場合が書き込みの場合に比べ小さくなってしま
うことにも起因しているものと推定された。
従って、ゲート電極をシリコン基板と同導電型の多結晶
シリコンとすることにより、ゲート電極一基板間に実質
的に印加される電界が、消去の場合の方が書き込みの場
合より大きくなり（Ｐ型シリコン基板にＰ型の多結晶ポ
リシリコンを用いた場合でｖＦＢは約＋０．４Ｖ程度）
、これが消去時間の大幅な向上の一因となっているもの
と考えられる。
シリコンとすることにより、ゲート電極一基板間に実質
的に印加される電界が、消去の場合の方が書き込みの場
合より大きくなり（Ｐ型シリコン基板にＰ型の多結晶ポ
リシリコンを用いた場合でｖＦＢは約＋０．４Ｖ程度）
、これが消去時間の大幅な向上の一因となっているもの
と考えられる。
実施例
本発明の具体的な実施例を図面を用いて説明する。
第１図は本発明の一実施例であるＭＮＯＳ型半導体記憶
装置の断面構造を示す図である。図において、１はＰ型
シリコン基板、２及び３はＮ型のソース、ドレイン拡散
領域、４はトンネリング媒体となシうる薄い酸化シリコ
ン膜、５は窒化シリコン膜、６はＰ型の多結晶シリコン
膜である。
装置の断面構造を示す図である。図において、１はＰ型
シリコン基板、２及び３はＮ型のソース、ドレイン拡散
領域、４はトンネリング媒体となシうる薄い酸化シリコ
ン膜、５は窒化シリコン膜、６はＰ型の多結晶シリコン
膜である。
第１図において、トンネリング媒体となりうる薄い酸化
シリコン膜４は、シリコン基板の酸化によシ形成した。
シリコン膜４は、シリコン基板の酸化によシ形成した。
トンネリング効果を有効に利用するには、酸化シリコン
膜の厚さは１０〜３０人にする必要がちシ、本実施例で
は２０人とした。
膜の厚さは１０〜３０人にする必要がちシ、本実施例で
は２０人とした。
次に、酸化シリコン膜４上に、ＮＨ３／５ＩＨ４−１０
０，７５０℃の条件下の気相成長法により、窒化シリコ
ン膜５を約５００人形成した。
０，７５０℃の条件下の気相成長法により、窒化シリコ
ン膜５を約５００人形成した。
次に、窒化シリコン膜上に多結晶シリコン膜を約４００
０人形成させ、その後ボロンイオンを打ち込み（２５Ｋ
ｅＶ、５Ｘ１０ ３ ）Ｐ型の多結晶シリコン膜から
なるゲート電極６を形成した。
０人形成させ、その後ボロンイオンを打ち込み（２５Ｋ
ｅＶ、５Ｘ１０ ３ ）Ｐ型の多結晶シリコン膜から
なるゲート電極６を形成した。
次いで、ゲート電極をマスクとしてＮ型の不純物イオン
を打ち込み、Ｎ型のソース、ドレイン拡散領域２，３を
セルフ７ラインで形成するが、この際、ゲート電極であ
るＰ型の多結晶シリコン６にＮ型の不純物が入らないよ
うに、Ｐ型の多結晶シリコン基板士をフォトレジスト、
酸化シリコン膜などを用いてマスクする必要がある。本
実施例では、フォトレジストをマスクとして、ヒ素イオ
ンを打ち込み（４０ＫｅＶ 、 ２Ｘ１０１５ｃｍ−
２）、ソース、ドレイン拡散層２，３を形成し、第１図
に示すごときＭＮＯＳ型半導体記憶装置を作製した。
を打ち込み、Ｎ型のソース、ドレイン拡散領域２，３を
セルフ７ラインで形成するが、この際、ゲート電極であ
るＰ型の多結晶シリコン６にＮ型の不純物が入らないよ
うに、Ｐ型の多結晶シリコン基板士をフォトレジスト、
酸化シリコン膜などを用いてマスクする必要がある。本
実施例では、フォトレジストをマスクとして、ヒ素イオ
ンを打ち込み（４０ＫｅＶ 、 ２Ｘ１０１５ｃｍ−
２）、ソース、ドレイン拡散層２，３を形成し、第１図
に示すごときＭＮＯＳ型半導体記憶装置を作製した。
本実施例ではＰ型ポリシリコンゲートを用いた場合につ
いて説明を行ってきたが、Ｎ型ポリシリコンゲートにつ
いても同様である。
いて説明を行ってきたが、Ｎ型ポリシリコンゲートにつ
いても同様である。
また、本実施例ではゲート絶縁物として窒化シリコン膜
を用いた場合について説明を行ったが、ゲート絶縁物と
して酸化タンタル（Ｔａ２０３） 。
を用いた場合について説明を行ったが、ゲート絶縁物と
して酸化タンタル（Ｔａ２０３） 。
酸化アルミニウム（Ａｔ２０３）などの高誘電体膜を用
いてもよいことは言うまでもない。
いてもよいことは言うまでもない。
発明の効果
第１図に示すごとき本発明のＭＮＯＳ型半導体記憶装置
の書き込み消去特性（直線１０，１１）の−例を第２図
に示す。図に示すように、例えば±２０Ｖのパルス電圧
を用いた場合、書き込み。
の書き込み消去特性（直線１０，１１）の−例を第２図
に示す。図に示すように、例えば±２０Ｖのパルス電圧
を用いた場合、書き込み。
消去共に数ｍｇの時間で書き込み消去が可能となυ、消
去側の著しい向上がみられる。
去側の著しい向上がみられる。
以上説明したところから明らかなように、本発明の構造
によれば、書き込み消去特性の大幅な向上をはかること
ができ、大容量メモリに適用する際の実用上の問題解決
に大きく寄与するものである。
によれば、書き込み消去特性の大幅な向上をはかること
ができ、大容量メモリに適用する際の実用上の問題解決
に大きく寄与するものである。
第１図は本発明の一実施例を説明するための構造断面図
、第２図は従来のＭＮＯＳ型半導体記憶装置の構造を示
す断面図、第３図は本発明の効果を従来例と比較して説
明するための図である。 １・・・・・・Ｐ型シリコン基板、２，３・・・・・・
Ｎ型拡散領域、４・・・・・・酸化シリコン膜、６・・
・・・・窒化シリコン膜、６・・・・・・Ｐ型多結晶シ
リコン膜。
、第２図は従来のＭＮＯＳ型半導体記憶装置の構造を示
す断面図、第３図は本発明の効果を従来例と比較して説
明するための図である。 １・・・・・・Ｐ型シリコン基板、２，３・・・・・・
Ｎ型拡散領域、４・・・・・・酸化シリコン膜、６・・
・・・・窒化シリコン膜、６・・・・・・Ｐ型多結晶シ
リコン膜。
Claims (2)
- （１）金属−絶縁物−酸化シリコン膜−半導体構造の半
導体記憶装置において、前記金属が半導体基板と同導電
型の多結晶シリコンからなることを特徴とする半導体記
憶装置。 - （２）絶縁物が窒化シリコン膜からなることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16344985A JPS6224674A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16344985A JPS6224674A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224674A true JPS6224674A (ja) | 1987-02-02 |
Family
ID=15774088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16344985A Pending JPS6224674A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258612A (ja) * | 2006-03-24 | 2007-10-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182573A (ja) * | 1983-04-01 | 1984-10-17 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
-
1985
- 1985-07-24 JP JP16344985A patent/JPS6224674A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182573A (ja) * | 1983-04-01 | 1984-10-17 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258612A (ja) * | 2006-03-24 | 2007-10-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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