KR100533891B1 - 금속불순물과사전-비정질화를이용한실리사이드층의형성방법 - Google Patents

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Abstract

본 발명의 실시예는 반도체 기판과 절연되어 배치된 실리사이트 게이트 구조를 갖는 트랜지스터를 제조하는 방법에 관한것으로서, 상기 제조 방법은: 반도체 기판상에 절연되어 배치된 전도성 구조를 형성하는 단계(도 3의 단계(302)); 실리사이드 강화 물질(silicide enhancing substance)을 상기 전도성 구조 내로 주입하는 단계(도 3의 단계(304)); 상기 전도성 구조의 일부분을 비정질화하는 단계; 상기 전도성 구조상에 금속층을 형성하는 단계(도 3의 단계(310)); 및 상기 전도성 구조의 비정질화된 영역 내의 상기 실리사이드 강화 물질과 상기 금속층이 상호 반응하여 상기 전도성 구조상에 저저항 실리사이드를 형성하는 단계를 포함한다. 바람직하게는, 상기 전도성 구조는: 도핑된 다결정 실리콘, 비도핑된 다결정 실리콘, 에피택셜 실리콘, 또는 이것들의 어떤 조합을 포함한다. 바람직하게는, 상기 실리사이드 강화 물질은: 몰리브덴, Co, W, Ta, Nb, Ru, CR, 어떤 고융점 금속, 및 이것들의 어떤 조합을 포함한다. 바람직하게는, 상기 금속층은: 티타늄, Co, W, Mo, 니켈 백금, 및 이것들의 어떤 조합을 포함한다.

Description

금속 불순물과 사전-비정질화를 이용한 실리사이드층의 형성 방법{METHOD OF FORMING A SILICIDE LAYER USING METALLIC IMPURITIES AND PRE-AMORPHIZATION}
본 발명은 반도체 소자 제조 및 공정에 관한 것으로서, 특히 실리사이드 영역의 형성 방법에 관한 것이다.
티타늄 실리사이드(Titanium silicide)는, 저저항성, 자기 정렬성(self-aligned), 및 비교적 양호한 열안정성의 조합된 특성 때문에, 자기-정렬 실리사이드 애플리케이션의 VLSI 산업에서 가장 널리 이용되는 실리사이드이다. TiSi2이 다른 실리사이드에 비해 특정 이점을 가지지만, TiSi2가 복합 재료라는 사실은 이것을 이용하는 데 있어서 여러 가지 문제점을 나타낸다. 구체적으로는, 통상적인 이용에 있어서는, TiSi2은 단위 셀당 12 개의 원자와 대략 60-90μΩ-㎝의 저항을 갖는 사방정계 밑면심상(orthorhombic base-centered phase)(당업계에서는 C49 상태로 알려져 있음, 도 1 참조), 또는 단위 셀당 24 개의 원자와 대략 12-20μΩ-㎝의 저항을 갖는 사방정계 면심상(orthorhombic face-centered phase)(C54 상태로 알려져 있음)으로 존재한다. 통상적인 공정 조건을 이용하여 티타늄 실리사이드를 형성하는 경우에는, 고저항의 C49 상태가 먼저 형성되어 바람직스럽지 못하다. 저저항의 C54 상태를 얻기 위해서는 두 번째로(제2) 고온의 어닐링 단계가 필요하다. 이러한 두 번째 단계는, 실리사이드와 기타 다른 집적 회로 소자에 악영향을 줄 수 있기 때문에, 특히 라인 폭이 좁은 경우 이롭지 않다. 예를 들어, 일부 디바이스 내에서 이중-도핑된 다결정 실리콘 게이트 구조의 이용 증가에 따라서 제2 어닐링 단계에서 필요한 부가적인 열순환(heat cycle)에 대해 이들의 민감도가 증가하였다. 또한, 질화막 박리 및 균열은 제2 어닐링 단계와 관련되어 있다. 더구나, 제2 어닐링 단계는 PMOS의 소오스 및 드레인의 직렬 저항을 증가시킴으로써, 디바이스의 구동 전류를 감쇄(즉, 감소)시킨다.
티타늄 실리사이드를 형성하기 위한 통상의 처리 공정 세트는: (1) 사전-세정(pre-cleaning), (2) 티타늄 피착, (3) 대략 700℃온도에서의 실리사이드 형성, (4) 선택적 에칭(selective etching), 및 (5) 대략 700℃ 이상의 온도에서 상태 변형어닐링(phase transformation annealing)을 포함한다. 상태 변형 어닐링을 통해서, 주요한 C49 상태가 C54 상태로 변형된다. 초기 형성 온도는, 오버-스페이서 브리징(over - spacer bridging)을 최소화하기 위해 대략 700℃ 또는 그 이하로 유지된다. 반응하지 않은 어떤 티타늄이 선택적으로 제거된 후에, 제2 변형 어닐링을 실시하며, 형성 온도 보다 대략 50℃～200℃ 이상의 온도에서 수행됨으로써 시트 저항을 최상으로 제어하기 위한 C54 상태로의 완전한 변형을 보장한다. 그러나, 디바이스 라인-폭 및 실리사이드막의 두께가 계속해서 줄어들기 때문에, 이러한 두 번째 어닐링 단계의 필요성을 제거하는 것이 더욱더 바람직한 것으로서, 아래에서 좀 더 설명하기로 한다.
C54 상태에 비해 표면 에너지가 낮기 때문에, C49 상태를 먼저 형성하는 것은 통상적인 일이다. 달리 말하자면, C54 상태의 표면 에너지가 높을수록 이것을 형성하기 위한 에너지 장벽이 높아지게 된다. 상술한 표준 공정에 이용된 제2 변형 어닐링 단계는, 새롭게-형성한 C54 상태의 새로운 표면을 형성하고 결정 구조를 성장시키는 것과 관련 있는 핵생성 장벽(nucleation barrier)을 모두 극복하기 위해 필요한 부가적인 열에너지를 제공한다. VLSI 애플리케이션에서, 상태 변형이 균일하게 발생하지 못하거나 실패하는 경우에, 회로 성능 저하가 관찰된다. 일부 고성능 회로에서, 불량 상태변형과 관련 있는 RC 지연은 통상적으로 대략 5-10% 이다.
C49 내지 C54 상태 변형에 대한 중대한 제한은 응집(agglomeration)으로 알려진 현상이다. 상태 변형을 얻기 위해 이용된 열에너지가 과도한 경우에는 흔히 응집이라고 부르는 티타늄 실리사이드 결과물의 형태적 변형이 일어난다. 라인-폭과 실리사이드막의 두께가 줄어듦에 따라서, C49 상태로부터 C54 상태로의 상태 변형에 필요한 열에너지가 증가하고, 실리사이드막이 응집하기 시작하는 열에너지 레벨도 감소한다. 그래서, 이러한 상태 변형을 수행하기 위한 에버-슈링킹 공정 윈도우(ever-shrinking process window)가 있으며, 따라서 공정 제어 및 균일성을 달성하기가 더욱 어렵게 된다.
그래서, 제2 고온 어닐링 단계 없이도, 즉 상술한 통상적인 공정에서 C54상태 티타늄 실리사이드를 형성하기 위한 개선된 방법이 필요하게 된다. 제2 어닐링 단계를 제거하게 되면, 상태 변형 어닐링 동안의 실리사이드막의 응집으로부터 발생되는 문제점 및 제한이 줄어들 수 있다.
이러한 문제점에 대한 한 가지 해결책이 미국 특허 제5,510,295호에 개시되어 있다. 이 특허에 개시된 해결책은, 실리콘층 상에 “고융점 금속(refractory metal)" 과 ”선구 금속(precursory metal)"을 동시에 피착하거나 또는 실리콘층 상에 “선구 금속”을 형성하고, 이어서 바로 실리콘층내에 “고융점 금속”을 삽입하는 것이다. 이러한 방법은 저저항 실리사이드층(즉, C54 상태 TiSi2)의 형성을 용이하게 하나, 이러한 방법은 몇 가지 문제점이 있다.
관련 공개 논문에서는, C54 상태 실리사이드로 변형하기 위한 후속 어닐링 단계의 온도를 감소시키기 위해 단결정 또는 다결정 실리콘 및 티타늄층 사이에 몰리브덴(molybdenum) EH는 텅스텐(tungsten)을 삽입하기 위한 방법이 상세하게 설명되어 있다. 『R.W.Mann et al., Reduction of the C54-TiSi2 Phase Formation Temperature Using Metallic Impurities, SILICIDE THIN FILMS -- FABRICATION, PROPERTIES, AND APPLICATIONS 95-100(November 27-30, 1995』를 참조. 단결정 실리콘 기판 또는 다결정 실리콘(“폴리(poly)") 오버레이어(over layer)에 몰리브덴(”몰리(moly)") 을 주입하게 되면, 상기 공개된 방법에서는 영역내에서, “결정 결함이 거의 없어지고 비정질 영역이 없음”을 유발한다. 그래서, 상기 공개는 단지, 티타늄층을 피착하고 어닐링하기 전에 실리콘 영역내로 몰리를 주입함으로써(주입으로 유발되는 어떤 결함을 제거하기 위한 어닐링이 수반됨) 티타늄 실리사이드층을 C54 상태로 변형하는데 필요한 어닐링 온도를 낮추는 것에 관한 것이다. 상술한 바와 같이, 이러한 방법은 미국 특허 제5,510,295호에서와 동일한 결함이 있다.
상술한 두 가지 공정은, 게이트 구조상에 형성된 낮은 시트 저항의 실리사이드 영역을 얻을 수 있으나, 이러한 공정들에서는 소오스/드레인 영역 상에 낮은 시트 저항 실리사이드 영역을 형성하지는 않는다. 이러한 공정들에서 몰리브덴 불순물의 존재시에 다결정 실리콘과 티타늄의 반응은 저저항의 C54 상태 TiSi2를 형성할 수 있다. 그러나, 이와 동일한 공정을 이용하여, C49 상태 TiSi2는 단결정 실리콘(100)상에 형성된다. 이것은 도 2a 및 도 2b에 예시되어 있다. 도 2a는 상술한 종래의 공정들 중의 한 가지 공정을 이용하여 다결정 실리콘상에 형성된 TiSi2를 예시하고 있으며, 도 2b는 (이와 동일한 공정을 통해) 단결정 실리콘상에 형성된 실리사이드를 예시하고 있다.
상술한 두 가지 공정과 관련된 다른 문제점은 게이트 길이가 0.1㎛ 이하인 게이트 구조상에 낮은 시트 저항을 갖는 실리사이드 영역을 형성하기가 용이하지 않다는 것이다.
기본적으로, 본 발명의 방법은 게이트 구조의 상부 영역 및/또는 소오스/드레인 영역을 비정질화하여 이러한 영역에 저저항 실리사이드가 쉽게 형성되게 함으로써 상기 문제점을 극복한다.
본 발명의 실시예는 반도체 기판 상에 절연되어 배치된 실리사이드 게이트 구조를 갖는 트랜지스터를 제조하는 방법으로서, 반도체 기판 상에 절연되어 배치된 전도성 구조를 형성하는 단계; 상기 전도성 구조 내에 실리사이드 강화 물질을 주입하는 단계; 상기 전도성 구조의 일부 영역을 비정질화하는 단계; 상기 전도성 영역 상에 금속층을 형성하는 단계를 포함하며; 그리고 상기 금속층과 상기 전도성 영역의 비정질화된 영역내의 실리사이드 강화 물질이 반응하여 상기 전도성 영역 상에 저저항 실리사이드를 형성하는 방법이다. 상기 전도성 구조는, 바람직하게는 도핑된 다결정 실리콘, 비도핑된 다결정 실리콘, 에피택셜 실리콘, 또는 이들의 어떤 조합을 포함한다. 바람직하게는, 상기 실리사이드 강화 물질은: 몰리브덴, Co, W, Ta, Nb, Cr, 어떤 고융점 금속, 및 이들의 어떤 조합을 포함한다. 금속층은, 바람직하게는: 티타늄, Co, W, Mo, 니켈, 백금, 팔라듐(palladium) 및 이들의 어떤 조합을 포함한다.
본 발명의 다른 실시예는, 게이트 구조상에 금속층을 형성하는 단계 이후에 저온의 어닐링을 수행하는 단계를 더 포함하는 방법이다. 바람직하게는, 저온의 어닐링 단계는 트랜지스터를 600℃ 이상의 온도(더 바람직하게는, 700℃ 내지 800℃ 주변의 온도)에서 어닐링하는 것을 포함한다.
바람직하게는, 전도성 영역의 일부 영역을 비정질화하는 단계는 비정질화 물질을 전도성 구조 내에 주입함으로써 수행된다. 상기 비정질화 물질은 As, Ge, 또는 이들의 어떤 조합을 포함하는 것이 바람직하다.
본 발명의 다른 실시예는, 반도체 기판 상에 절연되어 배치된 반도체 층을 형성하는 단계; 상기 반도체층을 도핑하는 단계; 및 상기 반도체층의 일부 영역을 에칭하여 전도성 구조로 형성하는 단계를 포함한다. 바람직하게는, 상기 실리사이드 강화 물질의 주입 단계는 상기 반도체층을 에칭하는 단계 이전에 수행되거나 또는 상기 반도체층의 일부 영역을 에칭하는 단계 이후에 수행함으로써 실리사이드 강화 물질이 반도체 기판에 형성된 전도성 구조 및 소오스/드레인 영역으로 주입되게 된다.
본 발명의 다른 실시예는, 소오스/드레인 불순물을 상기 전도성 구조와 인접한 위치의 반도체 기판내로 주입하는 단계; 및 증가된 온도에서 소오스/드레인 어닐링 단계를 수행하는 것을 더 포함하는 방법이다. 상기 전도성 구조의 일부 영역을 비정질화하는 단계는, 바람직하게는, 상기 소오스/드레인 어닐링 단계를 수행한 이후에 수행된다. 상기 소오스/드레인 불순물이 주입된 상기 기판의 일부 영역은 상기 전도성 구조의 일부 영역을 비정질화하는 동안에 비정질화될 수도 있으며 아닐 수도 있다. 대체 실시예에서, 실리사이드 강화 물질을 상기 전도성 구조내로 주입하는 단계는 상기 실리사이드 강화 물질로 이루어진 층을 상기 반도체 기판상의 적어도 일부 영역 상에 피착하고 상기 실리사이드 강화 물질로 이루어진 층과 상기 전도성 구조 간에 반응시키는 것을 포함한다.
본 발명에 대한 다음 설명은 도 4a 내지 도 4f를 통해서 이루어지고, 본 발명은 어떤 반도체 디바이스 구조 내에 이용될 수 있다. 본 발명은 어떤 실리사이드 영역을 형성하는 데 이용할 수 있다. 바람직한 실리사이드 강화 물질은 몰리브덴이지만, Co, W, Ta, Nb, Ru, 또는 Cr과 같은 기타 재료를 이용할 수 있다. 바람직하게는 사전 비정질화 주입(“preamorphization implant(PAI)")을 이용하여 달성되는데, 실리콘-함유층 또는 기판 내로 주입하기 위한 바람직한 비정질화 물질은 Ge 또는 As 이지만, 어떤 재료/엘리먼트를 이용하여 실리콘-함유층 또는 기판이 층 또는 기판 내로 적어도 10 내지 30㎚가 비정질화될 수 있도록 할 수 있다. 부가하면, 바람직한 실리사이드 재료는 티타늄이지만, Co, W, Mo, 니켈, 및 백금과 같은 기타 재료를 이용할 수도 있다.
본 발명에 대한 다음 설명은 도 3 및 도 4a 내지 도 4f에 통해 이루어진다. 도 3 및 도 4a를 참조하면, 기판(400)이 제공되고 기판(400)상에 게이트 유전체가 형성된다(단계(302)). 게이트 유전체(402)는 산화물, 열 성장한 실리콘 이산화물(Sio2), 질화물, 산소질화물(oxynitride), 또는 이들의 어떤 조합을 포함하고, 2 내지 10㎚의 두께가 바람직하다. 단계(302)에서, 게이트 유전체(402)상에 실리콘-함유층(404)을 형성한다. 바람직하게는, 층(404)은 다결정 실리콘(“폴리(poly)") 또는 ”폴리실리콘(polysilicon)")을 포함하지만, 층(404)은 에피택셜 실리콘(epitaxial silicon), 또는 어떤 기타 반도체 재료를 포함할 수도 있다. 다음으로, 층(404) 내로 불순물이 주입되어 층(404)의 전도성을 증대시킨다. 이것은 불순물을 층(404)으로 유도하기 위해 어닐링 단계 이후에 실시하는 것이 바람직하다. 대안으로서, 이 시점에서 불순물을 도핑하는 대신에, 소오스/드레인 영역을 도핑할 때에 불순물을 주입할 수도 있다.
불순물을 층(404) 내로 주입하기 전 또는 후에 어닐링 단계를 수행하고, 실리사이드 강화 물질 (406)을 층(404) 내에 주입한다(단계(304)). 이 재료의 목적은 층(404) 상에 C54 상태 실리사이드를 형성하는 데 유용하다. 바람직하게는, 실리사이드 강화 물질은 Mo를 포함한다. 그러나, 상술한 바와 같이, 이 재료는 많은 다른 재료 또는 이 재료의 조합을 포함할 수도 있다. 더 구체적으로, 실리사이드 강화 물질은 이후에 피착된 금속의 C54 상태 실리사이드화 형성을 향상시키는 재료인 것이 바람직하다. 이것은 이후의 금속층이 (최상면에서 실리사이드 강화 물질이 고농도인)층(404)상에 피착되는 경우에, C54 상태 실리사이드를 직접 형성하거나 또는 다음 어닐링 단계에서 C49 상태를 C54 상태로 변형하게 된다는 의미이다.
바람직하게는, 실리사이드 강화 물질은 이온 주입법을 이용하여 층(404) 내에 주입된다. 그러나, 이 재료를 층(404)상에 피착함으로써 (PVD 또는 CVD를 이용하는 것이 바람직함) 재료를 층(404) 내에 또는 위에 주입할 수도 있다. 바람직하게는, 실리사이드 강화 물질의 소스는 고체 몰리브덴이고 층(404) 내에서 이 재료의 농도는 대략 1019 내지 1020 (atom/㎤)이다. 몰리의 주입 에너지는 대략 35keV가 바람직하고 몰리의 도즈(dose)는 대략 1 ×1013 내지 5×1014(atom/㎤)이다. 더구나, 단계(304)는, 게이트 재료가 단계(306)에서 에칭된(게이트 구조를 형성함) 후에 수행될 수도 있다. 대안으로서, 실리사이드 강화 물질(바람직하게는 몰리임)은 단계(308) 또는 단계(310) 이후에 주입된다.
도 3 및 도 4b를 참조하면, 단계(306)에서, 층(404)상에 패턴(도시되지 않음)이 형성되고 층(404)의 일부 영역을 제거함으로써 게이트 구조(408)가 형성된다. 이것은 이방성 에칭 공정을 통해 형성되는 것이 바람직하지만, 관련 기술분야의 통상의 기술자라면 이러한 패터닝 및 에칭 단계를 어떻게 수행하는 지에 대해서 알고 있다. 단계(306)에서, 드레인(410)을 약하게 도핑하는 주입 공정이 수행된다. 이것은 PMOS 및 NMOS 구조 모두에 가능한 표준 공정 단계이다.
도 3 및 도 4c를 참조하면, 단계(308)에서, 측벽 스페이서(414)가 형성된다. 측벽 스페이서는, 산소, 질소 또는 이들의 조합을 포함하는 것이 바람직하다. 다음으로, 보론, 인, 및/또는 비소를 기판 내에 주입하고 어닐링 단계를 수행함으로써(도 4d의 영역(416)으로 도시됨) 소오스/드레인 영역(412)을 형성하는 것이 바람직하다. 단계(308)는 DRAM 및 논리 디바이스 공정 흐름에서는 표준 공정 단계이다.
도 3 및 도 4d의 단계 (310)를 참조하면, 전도성 게이트 구조의 최상부 영역이 본 발명의 방법을 이용하여 비정질화된다. 본 발명의 제1 실시예에서, 이것은 비정질화 물질, 바람직하게는 Ge 또는 As를 에너지 레벨(바람직하게는 게이트 절연체(402)가 소오스/드레인 영역을 덮고 있는 경우에는 대략 30 keV이고 그렇지 않는 경우에는 대략 20내지 25keV)과 게이트 구조(408)의 최상면 내로 대략 10 내지 50㎚(바람직하게는 25 내지 35㎚--더 바람직하게는 30㎚임)의 비정질화를 유발하기에 충분한 도즈량 (대략 1×1014 내지 3×1014)으로 게이트 구조(408) 내에 주입함으로써 달성된다. 이러한 비정질 영역은 도 4d에서 영역(420)으로 표시된다. 대체 실시예에서, 몰리, 어떤 희귀 가스, Si, BF2, 또는 B를 게이트 고조 내로 주입하여 게이트 구조의 최상면을 비정질화시킨다. 통상적으로, 비정질제로 어떤 재료도 이용될 수 있지만, 바람직하게는 (Cu 또는 Fe와 같이) 디바이스의 성능을 저하시키는 재료는 아니다. 다른 실시예에서, 비정질화는 게이트 구조의 최상면 또는 소오스 및/또는 드레인 영역의 일부 기판의 최상면에서 수행된다.
도 3 및 도 4e를 참조하면, 단계(312)에서, 절연층(402)의 일부 영역이 에칭되어 게이트 절연체(422)를 형성하고 소오스/드레인 영역을 노출시킨다. 대체 실시예에서, 절연층(402)은 이 시점에서는 제거되지 않는다. 다음으로, 금속(424)이 (게이트 구조가 비정질이고 몰리가 단계(304)로 인해 잔존하는)게이트 구조(408)상에(영역(420)에)피착된다. 부가하면, 금속(424)(바람직하게는 티타늄이지만 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 또는 팔라듐을 포함할 수 있다)이 측벽 절연체(414)와 소오스/드레인 영역(416)상의 기판 상에 형성된다(그러나, 이 단계에서 절연체(402)는 이들 영역상에 잔존하여 소오스/드레인 영역(416)에서 실리사이드의 형성을 피하게 된다).
도 3 및 도 4f를 참조하면, 실리사이드 영역(426 및 428)은 단계(314)에서 형성된다. 실리사이드 영역은 단지 게이트 구조(408)상에 형성될 수도 있고, 소오스/드레인 영역(416)에만, 또는 이들 모두에 형성될 수도 있다. 도 4f는 실리사이드 영역(426 및 428)(각각, 소오스/드레인 영역(416) 및 게이트 구조(408))을 형성하는 것에 대해 예시하고 있다. 바람직하게는, 단계(314)는 700℃ 내지 780℃ 정도의 온도에서 실리사이드 형성 단계를 수행함으로써 어떤 하지 반도체 영역과 금속이 반응하는 단계를 포함한다. 본 발명의 이러한 방법을 이용하면, 실리사이드 영역(426 및 428)을 이들의 저저항 상태(즉, Ti에 대한 C54 상태)로 변형할 필요가 없는데, 이는 저저항 실리사이드가 최상면에서 실리사이드 강화 물질의 농도가 매우 높고 상기 구조의 최상면으로부터 대략 15 내지 35㎚로 비정질인 영역(408)(금속을 피착하고 상기한 저온 어닐링을 수행한 후에)에 직접 형성되기기 때문이다. 그래서, 게이트 구조(408)상에 실리사이드가 형성되면, C49 상태를 형성하는 것과는 반대로 C54 상태를 형성하게 된다. 그래서, 실리사이드 영역(426 및 428)이 C54 상태 내에 이미 형성되어 있기 때문에, 이후의 어닐링(통상적으로 피착된 금속과 하지의 실리콘을 C49 상태 실리사이드에서 C54 상태 실리사이드로 변형하는데 이용됨)은 수행되지 않는다.
본 발명은 상술한 공정 흐름과 연관되어 설명되었지만, 다른 실시예는 다소 상이한 공정 흐름을 포함한다. 더 구체적으로는, 단계(302)를 수행하여 게이트 절연층과 게이트 재료를 형성한다. 다음으로, 단계(306) 및 단계(308)를 수행하여 게이트 구조, LDD, 및 소오스/드레인 영역을 형성한다. 그런 다음, 어닐링 단계를 수행하여 단계(306) 및 단계(308)에서 주입된 불순물을 활성화시킨다. 다음으로 단계(310)를 수행한다. 바람직하게는, 이것은 상술한 바와 동일한 방식--As 또는 Ge를 게이트 구조 및/또는 소오스/드레인 영역에 주입하는 방식으로 달성된다. 다음으로, 실리사이드 강화 물질(406)을 적어도 게이트 구조에 주입한다(또한, 소오스/드레인 영역에도 마찬가지로 주입한다). 그런 다음, 구조상에 금속층(티타늄이 바람직함)을 형성하고 열 공정 (바람직하게는 어닐링 단계 또는 급속 열 어닐링 단계)을 수행하여 실리사이드 영역을 형성한다.
기본적으로, 본 발명은 이러한 실시예의 각각에 대해 변형가능한 적어도 두 가지의 상이한 실시예를 이용하여 수행될 수 있다. 일실시예에서, 게이트 구조가 형성되고 측벽 절연체와 약하게 도핑된 드레인 영역을 형성한다. 다음으로, 실리사이드 강화 물질이 주입된 후에 소오스/드레인에 이온 주입을 하거나 또는 소오스/드레인에 이온 주입을 수행하고 실리사이드 강화 물질을 주입하게 된다. 다음으로, 어닐링 단계를 수행하여 소오스/드레인에의 이온 주입을 활성화시킨다. 캡 산화물을 제거한 후에 게이트 및 소오스/드레인 영역을 비정질화하거나 또는 비정질화 단계를 수행하고 캡 산화물을 제거한다. 다음으로, 금속을 피착하고 저온 어닐링 및 표준 공정을 수행한다.
다른 실시예에서는, 게이트를 패턴하고 에칭한 후에 소오스/드레인 영역에 이온주입되고 어닐링된 후에 캡 산화물 중의 일부 영역(도 4에서 층(402)으로 도시됨)을 제거하여 소오스/드레인 영역을 노출시키고 비정질화 단계를 수행하거나 또는 비정질화 단계를 수행하고 캡 산화물을 제거한다. 다음으로, 실리사이드 강화 물질층(Mo가 바람직함)을 형성한다. 그리고 금속층(Ti가 바람직함)을 형성하고 저온 어닐링을 수행한다.
이러한 모든 실시예에서, 저온 어닐링 이후에 고온 어닐링을 수행할 수도 있으며, 이것은 Ti와 하지 실리콘을 반응시키기 위해 이용되는 것이다. 통상적으로, 고온 어닐링 단계를 이용하여 C49 상태 실리사이드(저온 어닐링 단계에서 Ti와 Si의 반응으로 형성됨)를 저저항 C54 상태 실리사이드로 변환시킨다. 그러나, 본 발명을 이용하여 형성된 실리사이드는 대부분(또는 모두) C54 상태 실리사이드이기 때문에, 이러한 고온 어닐링 단계를 수행할 수도 있고 아닐 수도 있다. 바람직하게는, 이러한 고온 어닐링 단계는, 수행되는 경우에는, 대략 800 내지 950℃ 주변에서 수행된다.
도 5는, 실리사이드 구조 내로 몰리브덴 및/또는 비정질화 물질을 주입하는 것을 포함하는 실리사이드 형성 방법에서 게이트 길이에 대한 시트 저항을 예시하는 그래프이다. 본 발명은 이 그래프에서 플롯(502)으로 표시된다. 도 6은 종래 기술의 실리사이드 형성 방법에서의 게이트 길이에 대한 시트 저항을 예시한다. 도 6의 데이터 포인터는 두 단계의 어닐링 단계(실리사이드를 형성하기 위한 저온 어닐링과 C49 상태의 C54 상태로 전환하기 위한 고온 어닐링)를 이용하여 형성된 실리사이드 영역에 대해서 얻어진 것이다. 도 5의 데이터는 단계(314)에서 표시된 어닐링 단계만을 이용하여 형성된 실리사이드 영역에 대해서 얻어진 것이다. 도 5와 도 6의 비교에서 알 수 있듯이, 본 발명을 이용하여 형성된 실리사이드 영역(도 5에 도시됨)은 종래 방법을 이용하여 형성된 실리사이드에 비해 0.1㎛ 짧은 게이트 길이에 대해 저저항률을 가진다.
도 7은 상이한 공정을 통해서 실리사이드가 소오스/드레인 영역에 형성된 소오스/드레인 저항을 예시하는 그래프이다. 플롯(702 및 704)은 본 발명을 이용하여 형성된 디바이스의 시트 저항을 표시한다. 플롯(703 및 705)은 종래 방법을 이용하여 형성된 디바이스의 시트 저항을 표시한다.
본 발명의 구체적인 실시예가 본 명세서에서 설명되지만, 이들이 본 발명의 사상을 한정하지는 않는다. 본 발명의 많은 실시예들은 명세서에 비추어 관련 분야의 통상의 기술자에게는 자명한 내용일 것이다. 본 발명의 사상은 첨부된 청구 범위에 의해서만 한정된다.
도 1은 종래의 실리사이드 공정 흐름을 이용하여 형성된 소자에서 게이트 길이에 대한 시트 저항(sheet resistance)간의 관계를 예시하는 도면.
도 2a 및 도 2b는, 실리사이드 영역을 형성하는 종래 방법을 이용하여, 다결정 실리콘 및 단결정 실리콘상에 각각 형성된 실리사이드 영역의 상태를 도시하는 x선 회절 패턴도.
도 3은 본 발명의 일실시예의 방법을 예시하는 흐름도.
도 4a 내지 도 4f는 도 3에 예시된 본 발명의 방법을 이용한 디바이스 공정을 예시하는 단면도.
도 5는 본 발명의 방법을 이용하여 제조된 디바이스와 종래 방법을 이용하여 제조된 디바이스의 디바이스 특성을 예시하는 그래프로서, 본 발명 또는 종래 방법에 의해 제조된 오버레이 실리사이드층의 전도성 게이트 구조의 저항을 예시하는 도면.
도 6은 실리사이드 영역을 형성하는 종래 방법을 이용하여 형성된 오버레이 실리사이드층을 갖는 전도성 게이트 구조의 저항을 예시하는 그래프.
도 7은 종래 방법(플롯(703 및 705))에 대한 본 발명(플롯(702 및 704))의 소오스/드레인 시트 저항을 예시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
400 : 기판
402 : 게이트 유전체
404 : 실리콘-함유층
406 : 실리사이드 강화 물질(silicide enhancing substance)
408 : 게이트 구조
414 : 측벽 스페이서(sidewall spacer)
416 : 소오스/드레인 영역
426, 428 : 실리사이드 영역

Claims (10)

  1. 반도체 기판의 실리콘 표면 상에 절연되어 배치된 실리사이드 게이트 구조- 상기 실리사이드는 제1 상태 및 제2 상태를 갖고, 상기 제1 상태는 상기 제2 상태보다 저저항임-를 갖는 트랜지스터를 제조하는 방법에 있어서,
    상기 반도체 기판상에 절연되어 배치된 실리콘을 포함하는 전도성 구조를 형성하고, 상기 전도성 구조의 대향면들 상에 상기 표면의 소스/드레인 영역을 규정하는 단계;
    상기 전도성 구조 내에 실리사이드 강화 물질(silicide enhancing substance)을 주입하는 단계;
    상기 전도성 구조의 일부를 비정질화하는 단계;
    상기 전도성 구조상에 금속층을 형성하는 단계; 및
    상기 주입 단계, 비정질화 단계, 및 금속층 형성 단계 후, 제1 상태의 실리사이드를 상기 전도성 구조상에 형성하기 위하여 상기 전도성 구조의 실리콘과 상기 금속층을 반응시키는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 전도성 구조는, 도핑된 다결정 실리콘, 비도핑된 다결정 실리콘, 에피택셜 실리콘(epitaxial silicon), 또는 이들의 어떤 조합으로 이루어지는 일 군에서 선택된 재료를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 실리사이드 강화 물질은, 몰리브덴(molybdenum), Co, W, Ta, Nb, Ru, Cr, 어떤 고융점 금속(refractory metal), 및 이들의 어떤 조합으로 이루어진 일 군에서 선택된 물질을 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 금속층은, 티타늄, Co, W, Mo, 니켈, 백금, 팔라듐(palladium), 및 이들의 어떤 조합으로 이루어진 일 군에서 선택된 재료를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 금속층을 상기 전도성 구조의 실리콘과 반응시키는 단계는 저온 어닐링을 행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제5항에 있어서, 상기 저온 어닐링 단계는 상기 트랜지스터를 600℃ 이상의 온도에서 어닐링하는 것을 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 전도성 구조의 일부 영역을 비정질화하는 상기 단계는 비정질화 물질을 상기 전도성 구조내에 주입함으로써 수행되는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 비정질화 물질은 As, Ge, 또는 이들의 어떤 조합으로 이루어진 일 군에서 선택된 물질을 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  9. 제1항에 있어서, 상기 전도성 구조를 형성하는 단계는,
    상기 반도체 기판상에 절연층을 형성하는 단계;
    상기 절연층 상에 실리콘층을 형성하는 단계;
    상기 실리콘층을 도핑하는 단계; 및
    상기 실리콘층의 일부를 에칭하여 상기 전도성 구조를 형성하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  10. 제9항에 있어서, 상기 실리사이드 강화 물질을 주입하는 상기 단계는,
    상기 실리콘층의 일부를 에칭하는 상기 단계 이전에 수행되는 것을 특징으로 하는 트랜지스터 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101057691B1 (ko) * 2003-07-18 2011-08-19 매그나칩 반도체 유한회사 반도체 소자의 실리사이드층 형성방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
SG97821A1 (en) * 1999-11-17 2003-08-20 Inst Materials Research & Eng A method of fabricating semiconductor structures and a semiconductor structure formed thereby
US6787436B1 (en) * 2002-05-15 2004-09-07 Advanced Micro Devices, Inc. Silicide-silicon contacts for reduction of MOSFET source-drain resistances
US6689688B2 (en) * 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
US7105891B2 (en) * 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
KR100870176B1 (ko) * 2003-06-27 2008-11-25 삼성전자주식회사 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
US6989302B2 (en) * 2003-05-05 2006-01-24 Texas Instruments Incorporated Method for fabricating a p-type shallow junction using diatomic arsenic
US20060141728A1 (en) * 2003-06-03 2006-06-29 Koninklijke Philips Electronics N.V. Formation of junctions and silicides with reduced thermal budget
KR100763898B1 (ko) * 2003-08-02 2007-10-05 삼성전자주식회사 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자
BE1015721A3 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
US7382028B2 (en) * 2005-04-15 2008-06-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming silicide and semiconductor device formed thereby
FR2894069B1 (fr) * 2005-11-28 2008-02-22 St Microelectronics Crolles 2 Fabrication de transistors mos
US7785972B2 (en) * 2006-08-08 2010-08-31 United Microelectronics Corp. Method for fabricating semiconductor MOS device
KR100884360B1 (ko) * 2007-09-21 2009-02-17 서울시립대학교 산학협력단 니켈 실리사이드 제조방법
US8614106B2 (en) 2011-11-18 2013-12-24 International Business Machines Corporation Liner-free tungsten contact
US8741718B2 (en) 2012-01-17 2014-06-03 International Business Machines Corporation Local interconnects compatible with replacement gate structures
US9059096B2 (en) 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
US9373691B2 (en) * 2013-08-07 2016-06-21 GlobalFoundries, Inc. Transistor with bonded gate dielectric
CN111758351B (zh) * 2020-08-06 2021-11-19 城步苗族自治县华兴民族实业有限公司 一种农业机械用苗株保护移栽设备及使用方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835112A (en) * 1988-03-08 1989-05-30 Motorola, Inc. CMOS salicide process using germanium implantation
US5828131A (en) * 1993-10-29 1998-10-27 International Business Machines Corporation Low temperature formation of low resistivity titanium silicide
US5940699A (en) * 1996-02-26 1999-08-17 Sony Corporation Process of fabricating semiconductor device
JP2830827B2 (ja) * 1996-03-29 1998-12-02 日本電気株式会社 半導体装置の製造方法
EP0812009A3 (en) * 1996-06-03 1998-01-07 Texas Instruments Incorporated Improvements in or relating to semiconductor processing
US5739064A (en) * 1996-11-27 1998-04-14 Micron Technology, Inc. Second implanted matrix for agglomeration control and thermal stability
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101057691B1 (ko) * 2003-07-18 2011-08-19 매그나칩 반도체 유한회사 반도체 소자의 실리사이드층 형성방법

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