KR101057691B1 - 반도체 소자의 실리사이드층 형성방법 - Google Patents
반도체 소자의 실리사이드층 형성방법 Download PDFInfo
- Publication number
- KR101057691B1 KR101057691B1 KR1020030049256A KR20030049256A KR101057691B1 KR 101057691 B1 KR101057691 B1 KR 101057691B1 KR 1020030049256 A KR1020030049256 A KR 1020030049256A KR 20030049256 A KR20030049256 A KR 20030049256A KR 101057691 B1 KR101057691 B1 KR 101057691B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicide layer
- region
- semiconductor device
- forming
- layer forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 74
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000008569 process Effects 0.000 claims abstract description 53
- 230000001681 protective effect Effects 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 76
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 239000008239 natural water Substances 0.000 claims 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- -1 nitrogen ions Chemical class 0.000 claims 1
- 239000007943 implant Substances 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 실리사이드층 형성방법에 관한 것으로, 실리사이드층 블럭킹지역에 실리사이드층이 형성되지 않도록 블럭킹하기 위한 보호막이 증착되고, 실리사이드층 형성지역에서 상기 보호막이 일정 두께로 잔류되도록 패터닝된 후, 잔류되는 상기 보호막을 스크린 마스크로 이용한 PAI(Process Amorphous Implant) 공정이 실시되며, 그 후 잔류되는 상기 보호막이 세정공정을 통해 제거됨으로써 상기 실리사이드층 형성지역에서 활성영역 및 필드영역의 손실이 방지될 수 있는 반도체 소자의 실리사이드층 형성방법이 개시된다.
반도체 소자, 실리사이드층, PAI, 논살 보호 식각공정, 보호막
Description
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 실리사이드층 형성방법을 설명하기 위하여 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14 : 게이트 산화막 16 : 폴리 실리콘막
18a 및 18b: 게이트 전극 20 : 저농도 접합영역
22 : 버퍼 산화막 24 :질화막
26a 및 26b : 스페이서 28 : 고농도 접합영역
30a 및 30b : 소오스/드레인 접합영역
32 : 보호막
본 발명은 반도체 소자의 실리사이드층 형성방법에 관한 것으로, 특히 반도체 소자의 실리사이드층 형성공정시 발생되는 활성영역 및 필드영역의 손실(loss)을 방지할 수 있는 반도체 소자의 실리사이드층 형성방법에 관한 것이다.
일반적으로, 반도체 소자 제조 공정에서는, 특히 로직(logic) 소자 제조공정에서는 소자의 동작속도가 매우 중요한 요소로 작용되기 때문에 저항 감소를 위하여 실리사이드(silicide) 공정이 적용되고 있다. 실리사이드 공정은 금속을 증착한 후 열공정을 실시하여 금속 실리사이드층이 형성되게 되는데, 이때, 실리콘(silicon)으로 구성되어 있는 활성영역(active region)과 게이트 전극 형성물질인 폴리실리콘막 상에만 실리사이드층이 형성되고, 나머지 절연물질에는 실리사이드층이 형성되지 않도록 하는 샐리사이드(Self Aligned Silicide; Salicide, SAS) 공정이 채택되고 있다.
최근, 회로 선폭이 0.18㎛ 급 이하에서는 실리사이드 물질로 회로 선폭에 따른 저항 특성이 양호한 코발트(cobalt)가 사용되고 있다. 그러나, 실제 소자에서는 I/O(Input/Output) 지역과 같이 높은 저항 특성을 요구하는 지역이 존재하기 때문에, 이를 위해 특정 지역의 실리사이드층 형성을 막는 공정인 샐리사이드 블럭킹(blocking) 공정이 진행된다. 일반적으로 상기 샐리사이드 블럭킹 공정은 논살 보호 식각공정(non-sal protection etch process)으로 불려진다. 상기 논살 보호 식각공정은 실리사이드층 형성전에 웨이퍼 전면에 절연막이 형성되고, 포토리소 그래피공정(photolithography)을 통해 실리사이드층이 형성되지 않는 지역(이하, '실리사이드층 블럭킹지역'이라 함)의 절연막은 남기고, 실리사이드층이 형성되는 지역(이하, '실리사이드층 형성지역'이라 함)의 절연막을 제거하여 샐리사이드 공정이 진행되는 과정으로 이루어진다.
그러나, 상기 논살 보호 식각공정시 액티브 영역 및 필드 영역의 손실(loss)이 발생된다. 또한, 상기 논살 보호 식각공정후 실리사이드층 형성을 위하여 게르마늄(germanium)으로 PAI(Process Amorphous Implant)를 진행하면 소자 분리막용 HDP(High Density Plasma) 산화막은 습식식각공정에서 식각율(etch rate)이 3배 이상 빨라져 코발트 실리사이드층 형성공정전에 실시되는 전처리 세정공정에 의해 손실이 발생된다. 이로 인하여, 소오스/드레인 접합층에서의 누설전류(leakage current)의 주(main) 원인이 되어 소자 특성 열화의 원인이 되는 문제점이 야기될 수 있다.
따라서, 본 발명의 바람직한 실시예는 반도체 소자의 실리사이드층 형성공정시 발생되는 활성영역 및 필드영역의 손실을 방지할 수 있는 반도체 소자의 실리사이드층 형성방법을 제공하는데 그 목적이 있다.
본 발명의 바람직한 실시예의 일측면에 따르면, 실리사이드층 블럭킹지역과 실리사이드층 형성지역으로 정의되는 반도체 기판이 제공되는 단계와, 상기 실리사이드층 블럭킹지역과 상기 실리사이드층 형성지역에 각각 게이트 전극 및 소오스/드레인 접합영역이 형성되는 단계와, 전체 구조 상부의 단차를 따라 보호막이 증착되는 단계와, 상기 실리사이드층 블럭킹지역의 활성영역이 덮혀지도록 포토레지스트 패턴이 형성되고, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 실리사이드층 형성지역에서 상기 보호막이 일정 두께로 잔류되도록 패터닝되는 단계와, 잔류되는 상기 보호막을 스크린 마스크로 이용하여 상기 실리사이드층 형성지역에 PAI 공정이 실시되는 단계와, 상기 단계에서 잔류되는 상기 보호막이 세정공정을 통해 제거되는 단계와, 상기 실리사이드층 형성지역에 실리사이드층이 형성되는 단계를 포함하는 반도체 소자의 실리사이드층 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 실리사이드층 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 6에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 실리사이드층 블럭킹지역(A) 및 실리사이드층 형성지역(B)으로 정의되는 반도체 기판(10)이 제공된다. 이후, 반도체 기판(10)에는 반도체 기판(10)을 활성영역과 필드영역을 정의하기 위한 소자 분리막(12)이 형성된다. 이때, 소자 분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성된다. 이외에, 소자 분리막(12)은 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성될 수 있다.
이어서, 전체 구조 상부에는 게이트 산화막(14)과 폴리 실리콘막(16)이 순차적으로 증착된 후 포토리소그래피 공정을 실시하여 활성영역에는 게이트 전극(18a 및 18b)이 형성된다.
이어서, LDD(Lightly Doped Drain) 이온주입공정을 실시하여 게이트 전극(18a 및 18b) 양측으로 노출되는 반도체 기판(10)의 활성영역에는 각각 얕은 접합영역(shallow junction)인 저농도 접합영역(20)이 형성된다. 그런 다음, 게이트 전극(18a 및 18b)의 양측벽에는 버퍼 산화막(22) 및 질화막(24)로 이루어진 LDD 스페이서(26a 및 26b)가 형성된다. 그런 다음, 상기 LDD 스페이서(26a 및 26b)를 이온주입 마스크로 이용한 고농도 이온주입공정을 실시하여 저농도 접합영역(20)을 포함하는 반도체 기판(10)의 활성영역에는 각각 깊은 접합영역(depth junction)인 고농도 접합영역(28)이 형성된다. 이에 따라, 각 게이트 전극(18a 및 18b)의 양측으로 노출되는 반도체 기판(10)에는 저농도 접합영역(20)과 고농도 접합영역(28)으로 이루어진 소오스 및 드레인 접합영역(30a 및 30b)이 형성된다. 이로써, 트랜지스터가 완성된다.
도 2를 참조하면, 전체 구조 상부에는 실리사이드층 블럭킹지역(A)에 실리사이드층이 형성되는 것을 방지하기 위하여 보호막(32)이 증착된다. 이때, 상기 보호막(32)은 HLD(High Temperature Low Pressure Dielectric), O3 USG(Un doped Silicate Glass) 및 PE-USG(Plasma Enhanced-USG) 중 어느 하나로 형성된다. 또한, 상기 보호막(32)은 500Å 내지 1000Å의 두께로 증착된다.
도 3을 참조하면, 전체 구조 상부에는 포토레지스트(photoresist)가 도포된 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴(34)이 형성된다. 이때, 상기 포토레지스트 패턴(34)은 실리사이드층 블럭킹지역(A)의 트랜지스터만 덮혀지고, 나머지 부위는 모두 오픈(open)되도록 형성된다.
도 4를 참조하면, 도 3에서 형성된 포토레지스트 패턴(34)을 식각 마스크로 이용한 식각공정을 실시하여 보호막(32)이 패터닝된다. 이때, 상기 식각공정은 활성화된 플라즈마(plasma)를 이용한 건식식각방식으로 실시되되, CxFy(x,y는 0 또는 자연수), CHFx(x는 0 또는 자연수) 및 Ar 등이 적절히 혼합된 혼합 기체가 사용된다. 이 경우, 패터닝되는 보호막(32)이 70Å 내지 120Å의 두께, 바람직하게는 100Å로 잔류되도록 패터닝된다. 여기서, 잔류되는 보호막(32)은 후속 PAI 공정시 이온주입 스크린 산화막(screen oxide)으로 사용된다. 이로써, 상기 PAI 공정시 노출되는 활성영역은 손상이 방지된다. 또한, 상기 식각공정시 종래와 같이 과도 식각(over etch)하지 않고, 보호막(32)이 일부 잔류됨에 따라 활성영역 및 필드영 역의 손실이 발생되지 않는다.
도 5를 참조하면, 상기 포토레지스트 패턴(34)은 스트립 공정(strip)을 통해 제거된다. 이어서, PAI 공정이 실시된다. 이때, 상기 PAI 공정은 게르마늄(Ge) 또는 질소(nitrogen; N) 이온이 사용된다. 이때, 도 4에서 잔류되는 보호막(32)은 스크린 마스크로 이용된다. 이로써, 실리사이드층 형성지역(B)의 활성영역에서의 실리사이드층 형성시 저항을 낮출 수 있다.
도 6을 참조하면, 도 4에서 잔류되는 보호막(32)은 세정공정을 통해 제거된다. 이때, 상기 세정공정은 HF 용액이 사용되며, 타겟(target)은 100Å의 120% 내지 130%이 되도록 실시된다. 이후, 실리사이드층 형성지역(B)에는 일반적인 공정을 통해 실리사이드층(미도시)이 형성된다. 이에 대한 설명은 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 실리사이드층 블럭킹지역에 실리사이드층이 형성되지 않도록 블럭킹하기 위한 보호막이 증착되고, 실리사이드 층 형성지역에서 상기 보호막이 일정 두께로 잔류되도록 패터닝된 후, 잔류되는 상기 보호막을 스크린 마스크로 이용한 PAI(Process Amorphous Implant) 공정이 실시되며, 그 후 잔류되는 상기 보호막이 세정공정을 통해 제거됨으로써 상기 실리사이드층 형성지역에서 활성영역 및 필드영역의 손실이 방지될 수 있다.
삭제
Claims (7)
- (a) 실리사이드층 블럭킹지역과 실리사이드층 형성지역으로 정의되는 반도체 기판이 제공되는 단계;(b) 상기 실리사이드층 블럭킹지역과 상기 실리사이드층 형성지역에 각각 게이트 전극 및 소오스/드레인 접합영역이 형성되는 단계;(c) 전체 구조 상부의 단차를 따라 보호막이 증착되는 단계;(d) 상기 실리사이드층 블럭킹지역의 활성영역이 덮혀지도록 포토레지스트 패턴이 형성되는 단계;(e) 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 실리사이드층 형성지역에서 상기 보호막이 일정 두께로 잔류되도록 상기 보호막이 패터닝되는 단계;(f) 상기 실리사이드층 블록킹지역에 형성된 포토레지스트 패턴이 제거되는 단계;(g) 잔류되는 상기 보호막을 스크린 마스크로 이용하여 상기 실리사이드층 형성지역에 PAI 공정이 실시되는 단계;(h) 상기 (e) 단계에서 잔류되는 상기 보호막이 세정공정을 통해 제거되는 단계; 및(i) 상기 실리사이드층 형성지역에 실리사이드층이 형성되는 단계를 포함하고,상기 보호막은 상기 실리사이드층 블럭킹 지역과 상기 실리사이드층 형성지역 모두 생성되어, 상기 실리사이드층 블럭킹 지역에서는 실리사이드가 형성되는 것을 방지하는 동시에, 상기 실리사이드층 형성지역에서는 상기 PAI 공정의 이온 주입시 스크린 역할을 하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 보호막은 HLD, O3 USG 및 PE-USG 중 어느 하나로 형성되는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 보호막은 500Å 내지 1000Å의 두께로 증착되는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 식각공정은 활성화된 플라즈마를 이용한 건식식각방식으로 실시되되, CxFy(x,y는 0 또는 자연수), CHFx(x는 0 또는 자연수) 및 Ar 기체가 혼합된 혼합 기체가 사용되는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 (e) 단계에서 상기 보호막은 70Å 내지 120Å의 두께로 잔류되는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 PAI 공정은 게르마늄 또는 질소 이온이 사용되는 반도체 소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 세정공정은 HF 용액이 사용되며, 타겟은 100Å의 120% 내지 130%이 되도록 실시되는 반도체 소자의 실리사이드층 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049256A KR101057691B1 (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자의 실리사이드층 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049256A KR101057691B1 (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자의 실리사이드층 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050010239A KR20050010239A (ko) | 2005-01-27 |
| KR101057691B1 true KR101057691B1 (ko) | 2011-08-19 |
Family
ID=37222690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030049256A KR101057691B1 (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자의 실리사이드층 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101057691B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020247977A1 (en) * | 2019-06-04 | 2020-12-10 | Lam Research Corporation | Polymerization protective liner for reactive ion etch in patterning |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696051B1 (ko) * | 2005-12-28 | 2007-03-16 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| KR100687418B1 (ko) * | 2005-12-29 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310175B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입에 의한 실리사이드 형성 방법 |
| US20020168851A1 (en) * | 2001-05-10 | 2002-11-14 | Samsung Electronics Co., Ltd. | Method of forming silicidation blocking layer |
| KR100533891B1 (ko) * | 1997-07-03 | 2006-01-27 | 텍사스 인스트루먼츠 인코포레이티드 | 금속불순물과사전-비정질화를이용한실리사이드층의형성방법 |
| KR100643484B1 (ko) * | 2000-06-26 | 2006-11-10 | 삼성전자주식회사 | 반도체소자의 제조방법 |
-
2003
- 2003-07-18 KR KR1020030049256A patent/KR101057691B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533891B1 (ko) * | 1997-07-03 | 2006-01-27 | 텍사스 인스트루먼츠 인코포레이티드 | 금속불순물과사전-비정질화를이용한실리사이드층의형성방법 |
| KR100310175B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입에 의한 실리사이드 형성 방법 |
| KR100643484B1 (ko) * | 2000-06-26 | 2006-11-10 | 삼성전자주식회사 | 반도체소자의 제조방법 |
| US20020168851A1 (en) * | 2001-05-10 | 2002-11-14 | Samsung Electronics Co., Ltd. | Method of forming silicidation blocking layer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020247977A1 (en) * | 2019-06-04 | 2020-12-10 | Lam Research Corporation | Polymerization protective liner for reactive ion etch in patterning |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050010239A (ko) | 2005-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100731096B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| KR101057691B1 (ko) | 반도체 소자의 실리사이드층 형성방법 | |
| US6924217B2 (en) | Method of forming trench in semiconductor device | |
| KR100766270B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100559572B1 (ko) | 살리사이드를 갖는 반도체 소자 제조 방법 | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| KR101231251B1 (ko) | 모스 트랜지스터 제조방법 | |
| US6440809B1 (en) | Method of preventing fluorine ions from residing in a gate to result in boron ion penetration into a gate oxide | |
| KR20040007949A (ko) | 반도체 소자의 제조 방법 | |
| KR100623328B1 (ko) | 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 | |
| KR101044380B1 (ko) | 반도체 소자의 제조방법 | |
| KR100459932B1 (ko) | 반도체장치의 제조방법 | |
| KR101006509B1 (ko) | 반도체 소자의 제조방법 | |
| KR100448166B1 (ko) | Ｍｏｓ 소자의 게이트 산화막 제조 방법 | |
| KR100953489B1 (ko) | 반도체소자의 샐리사이드 형성방법 | |
| KR20020047846A (ko) | 트랜지스터의 소오스 드레인 이온주입방법 | |
| KR100537186B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100628218B1 (ko) | 반도체 소자의 제조방법 | |
| KR100344840B1 (ko) | 반도체 소자의 듀얼게이트 형성 방법 | |
| KR100743629B1 (ko) | 반도체 소자의 제조방법 | |
| KR100710190B1 (ko) | 반도체 소자의 제조방법 | |
| KR100599513B1 (ko) | 반도체 소자의 논샐리사이드 제조방법 | |
| KR20040001485A (ko) | 반도체 소자의 제조방법 | |
| KR20070032854A (ko) | 반도체 소자의 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 9 |