JPH01286467A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01286467A JPH01286467A JP11464888A JP11464888A JPH01286467A JP H01286467 A JPH01286467 A JP H01286467A JP 11464888 A JP11464888 A JP 11464888A JP 11464888 A JP11464888 A JP 11464888A JP H01286467 A JPH01286467 A JP H01286467A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 238000010438 heat treatment Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 239000012495 reaction gas Substances 0.000 abstract description 7
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 6
- 238000007130 inorganic reaction Methods 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 229910020286 SiOxNy Inorganic materials 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- -1 phosphorus ion Chemical class 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 11
- 239000007789 gas Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000006053 organic reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術に関し、特にＬＤＤ構
造を備えたＭＯＳ形半導体装置の信頼性向上に適用して
有効な技術に関するものである。
造を備えたＭＯＳ形半導体装置の信頼性向上に適用して
有効な技術に関するものである。
近年の大規模ＭＯ５形半導体装置においては、ＭＯＳ−
ＦＥＴのドレイン電極近傍に発生する高電界の緩和を目
的として、ゲート電極の側壁下方に低濃度拡散領域を形
成する、いわゆるＬＤＤ （ｌｉｇｈｔｌｙ−ｄｏｐｅ
ｄ−ｄｒａｉｎ）構造が採用されている。
ＦＥＴのドレイン電極近傍に発生する高電界の緩和を目
的として、ゲート電極の側壁下方に低濃度拡散領域を形
成する、いわゆるＬＤＤ （ｌｉｇｈｔｌｙ−ｄｏｐｅ
ｄ−ｄｒａｉｎ）構造が採用されている。
上記ＬＤＤ構造については、例えば株式会社￥イエンス
フォーラム、昭和５８年１１月２８日発行、「超ＬＳｒ
ハンドブック」Ｐ４６に記載がある。
フォーラム、昭和５８年１１月２８日発行、「超ＬＳｒ
ハンドブック」Ｐ４６に記載がある。
ゲート電極の側壁下方に低濃度拡散領域を形成するには
、通常、ゲート電極をマスクに用いてその両側に低濃度
イオンを打ち込んだ後、反応性イオンエツチング（ＲＩ
Ｅ）の異方性を利用してゲート電極の側壁に８１０２
からなるスペーサを形成し、このスペーサをマスクに用
いてその両側に高濃度イオンを打ち込む方法が用いられ
ている。
、通常、ゲート電極をマスクに用いてその両側に低濃度
イオンを打ち込んだ後、反応性イオンエツチング（ＲＩ
Ｅ）の異方性を利用してゲート電極の側壁に８１０２
からなるスペーサを形成し、このスペーサをマスクに用
いてその両側に高濃度イオンを打ち込む方法が用いられ
ている。
ところが、上記ＬＤＤ構造を備えたＭＯＳ−ＦＥＴにお
いては、ゲート電極の側壁に形成されたスペーサが熱処
理の際に膜収縮を引き起こし、ゲート電極側壁近傍にス
トレスを集中させるため、ゲート耐圧の劣化、リーク電
流の増大、ゲート電極側壁の異常酸化など、ＭＯＳ−Ｆ
ＥＴの信頼性が著しく低下してしまう、という問題が指
摘されている（「昭和６１年秋季第４７回応用物理学会
学術講演会講演予稿集Ｊ Ｎα２７ａ−Ｐ−９，Ｐ５１
６．１９８６年９月）。
いては、ゲート電極の側壁に形成されたスペーサが熱処
理の際に膜収縮を引き起こし、ゲート電極側壁近傍にス
トレスを集中させるため、ゲート耐圧の劣化、リーク電
流の増大、ゲート電極側壁の異常酸化など、ＭＯＳ−Ｆ
ＥＴの信頼性が著しく低下してしまう、という問題が指
摘されている（「昭和６１年秋季第４７回応用物理学会
学術講演会講演予稿集Ｊ Ｎα２７ａ−Ｐ−９，Ｐ５１
６．１９８６年９月）。
特に、近年は、Ｔ Ｅ ＯＳ （ｔｅｔｒａｅｔｈｙｌ
ｏｒｔｈｏｓｉ−！ １ｃａｔｅ） などの有機反応
ガスを用いてスペーサを形成しているが、ＴＥ０１など
の有機反応ガスから得られるＳｉＯ□は、その収縮率が
５〜１０％（９００〜１０００℃の熱処理後）と高いこ
とから、ゲート電極の側壁近傍にストレスが集中し易い
という問題がある。
ｏｒｔｈｏｓｉ−！ １ｃａｔｅ） などの有機反応
ガスを用いてスペーサを形成しているが、ＴＥ０１など
の有機反応ガスから得られるＳｉＯ□は、その収縮率が
５〜１０％（９００〜１０００℃の熱処理後）と高いこ
とから、ゲート電極の側壁近傍にストレスが集中し易い
という問題がある。
また、ゲート電極がポリサイド（ポリシリコン＋シリサ
イド）のような二層ａ造からなるＭＯＳ・ＦＥＴの場合
には、スペーサの膜収縮にポリシリコンやシリサイドの
膜収縮が加わるため、ゲート電極の側壁近傍へのストレ
ス集中が一層顕著になる。
イド）のような二層ａ造からなるＭＯＳ・ＦＥＴの場合
には、スペーサの膜収縮にポリシリコンやシリサイドの
膜収縮が加わるため、ゲート電極の側壁近傍へのストレ
ス集中が一層顕著になる。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ＬＤＤ構造を備えたＭＯＳ−ＦＥＴに
おけるゲート電極の側壁近傍へのストレス集中を有効に
低減させることができる技術を提供することにある。
り、その目的は、ＬＤＤ構造を備えたＭＯＳ−ＦＥＴに
おけるゲート電極の側壁近傍へのストレス集中を有効に
低減させることができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ゲート電極が形成された半導体基板の表面に
低濃度イオンを打ち込んで上記ゲート電極の側壁下方に
低濃度拡散領域を形成する第一の工程と、上記低濃度拡
散領域を形成した半導体基板の表面に無機反応ガスを用
いたＣＶＤ法で３１０２膜、ＳｉＯｘＮｙ膜またはＳｉ
３Ｎ、膜のいずれかを被着した後、これをパターニング
して上記ゲート電極の側壁にスペーサを形成する第二の
工程とを備え、かつ、上記第二の工程の処理温度を第一
の工程の処理温度よりも低くするＭＯＳ形半導体装置の
製造方法である。
低濃度イオンを打ち込んで上記ゲート電極の側壁下方に
低濃度拡散領域を形成する第一の工程と、上記低濃度拡
散領域を形成した半導体基板の表面に無機反応ガスを用
いたＣＶＤ法で３１０２膜、ＳｉＯｘＮｙ膜またはＳｉ
３Ｎ、膜のいずれかを被着した後、これをパターニング
して上記ゲート電極の側壁にスペーサを形成する第二の
工程とを備え、かつ、上記第二の工程の処理温度を第一
の工程の処理温度よりも低くするＭＯＳ形半導体装置の
製造方法である。
無機反応ガスから得られるＳｉＯ□膜（またはＳ ｒ
ＯＸ ＮｙＭＳＳ Ｉｓ Ｎ４膜）は、有機反応ガスか
ら得られる５ｉｆ２膜よりも熱収縮率が小さいため、ス
ペーサの膜収縮が低減され、ゲート電極の側壁近傍への
ストレス集中が低減される。
ＯＸ ＮｙＭＳＳ Ｉｓ Ｎ４膜）は、有機反応ガスか
ら得られる５ｉｆ２膜よりも熱収縮率が小さいため、ス
ペーサの膜収縮が低減され、ゲート電極の側壁近傍への
ストレス集中が低減される。
また、上記５ｉｎ２膜（またはＳｉＯ，Ｎｙ膜、Ｓｉ、
Ｎ４膜）を半導体基板上に被着する際の処理温度をゲー
ト電極を形成する際の処理温度よりも低くすることによ
り、ゲート電極の側壁近傍へのストレス集中がさらに低
減される。
Ｎ４膜）を半導体基板上に被着する際の処理温度をゲー
ト電極を形成する際の処理温度よりも低くすることによ
り、ゲート電極の側壁近傍へのストレス集中がさらに低
減される。
第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部断面図である
。
体装置の製造方法を示す半導体基板の要部断面図である
。
本実施例の方法においては、まず、ｐ形シリコン単結晶
基板（以下、基板という）１の表面にＳ１′０□膜２と
Ｓｉ、Ｎ４膜３とを被着した後、ホトレジストをマスク
に用いてエツチングを行い、後にトランジスタが形成さ
れる領域に５１３Ｎ４膜３を残し、次いで、ホウ素（Ｂ
）イオンを打ち込んでチャネルストッパ領域４を形成し
た基板１を湿式酸化してフィールド酸化膜５を形成する
（第１図（ａ））。
基板（以下、基板という）１の表面にＳ１′０□膜２と
Ｓｉ、Ｎ４膜３とを被着した後、ホトレジストをマスク
に用いてエツチングを行い、後にトランジスタが形成さ
れる領域に５１３Ｎ４膜３を残し、次いで、ホウ素（Ｂ
）イオンを打ち込んでチャネルストッパ領域４を形成し
た基板１を湿式酸化してフィールド酸化膜５を形成する
（第１図（ａ））。
次に、上記Ｓｉｎ、膜２とＳ ｉ３７’Ｊ、膜３とを除
去し、乾式法あるいはＨＣｊ２酸化法で新たにゲート酸
化膜６を形成した基板１０表面にＣＶＤ法を用いてポリ
シリコン膜を被着した後、約１０００℃の雰囲気中でリ
ン（Ｐ）を添加してこのポリシリコン膜を低抵抗化する
。
去し、乾式法あるいはＨＣｊ２酸化法で新たにゲート酸
化膜６を形成した基板１０表面にＣＶＤ法を用いてポリ
シリコン膜を被着した後、約１０００℃の雰囲気中でリ
ン（Ｐ）を添加してこのポリシリコン膜を低抵抗化する
。
次いで、基板１の表面にＣＶＤ法またはスパッタ法を用
いてＷＳｉ２あるいはＭｏ５ｉｚなどからなるシリサイ
ド膜を被着し、ホトレジストをマズクに用いて上記ポリ
シリコン膜とシリサイド膜とをエツチングすることによ
り、ポリシリコン層７とシリサイド層８との二層からな
るポリサイド構造のゲート電極９を形成する（第１図Ｑ
）））。
いてＷＳｉ２あるいはＭｏ５ｉｚなどからなるシリサイ
ド膜を被着し、ホトレジストをマズクに用いて上記ポリ
シリコン膜とシリサイド膜とをエツチングすることによ
り、ポリシリコン層７とシリサイド層８との二層からな
るポリサイド構造のゲート電極９を形成する（第１図Ｑ
）））。
次に、基板１を熱処理してゲート電極９のシリサイド層
８を低抵抗化する。その際、前記シリコン膜中にリンを
添加したときの処理温度（約１０００℃）よりも低い温
度、例えば約９００〜９５０℃で熱処理を行うことによ
り、ゲート電極９を構成するポリシリコン層７やシリサ
イド層８の膜収縮を抑制する。
８を低抵抗化する。その際、前記シリコン膜中にリンを
添加したときの処理温度（約１０００℃）よりも低い温
度、例えば約９００〜９５０℃で熱処理を行うことによ
り、ゲート電極９を構成するポリシリコン層７やシリサ
イド層８の膜収縮を抑制する。
次に、ゲート電極９をマスクに用いて基板１の表面にリ
ンイオンなどを打ち込み、ゲート電極９の両側に低濃度
拡散領域１０を形成した後、ＣＶＤ法を用いて基板１の
表面にＳｉｎ、膜１１を被着する（第１図（Ｃ））。
ンイオンなどを打ち込み、ゲート電極９の両側に低濃度
拡散領域１０を形成した後、ＣＶＤ法を用いて基板１の
表面にＳｉｎ、膜１１を被着する（第１図（Ｃ））。
その際、前記シリサイド層８を熱処理したときの温度（
約９００〜９５０℃）よりも低い温度、例えば約８００
℃でＳｉＯ２膜１１を被着することにより、ゲート電極
９を構成するポリシリコン層７やシリサイド層８の膜収
縮を抑制する。
約９００〜９５０℃）よりも低い温度、例えば約８００
℃でＳｉＯ２膜１１を被着することにより、ゲート電極
９を構成するポリシリコン層７やシリサイド層８の膜収
縮を抑制する。
また、上記５ｉｎ２膜１１の原料となる反応ガスには、
例えばＳ ！ Ｈ４＋ Ｎ２０や、５ｉＨ２Ｃ１ｔ＋Ｎ
２０などの無機反応ガスを使用する。
例えばＳ ！ Ｈ４＋ Ｎ２０や、５ｉＨ２Ｃ１ｔ＋Ｎ
２０などの無機反応ガスを使用する。
上記のような無機反応ガスを用いたＣＶＤ法によって得
られるＳｉＯ２膜１１は、ＴＥ０１などの有機反応ガス
から得られるＳｉｎ、膜の熱収縮率が５〜１０％（９０
０〜１０００℃の熱処理後）と高いのに対し、その熱収
縮率が約１％（９００〜１０００℃の熱処理後）と低い
ことから、熱処理による膜収縮が少ない。
られるＳｉＯ２膜１１は、ＴＥ０１などの有機反応ガス
から得られるＳｉｎ、膜の熱収縮率が５〜１０％（９０
０〜１０００℃の熱処理後）と高いのに対し、その熱収
縮率が約１％（９００〜１０００℃の熱処理後）と低い
ことから、熱処理による膜収縮が少ない。
次に、上記ＳｉＯ２膜１１を、例えば反応性イ ゛オ
ンエツチング（ＲＩ Ｅ）などの異方性エツチングで加
工してゲート電極９の側壁にスペーサ１２を形成した後
、ゲート電極９およびスペーサ１２をマスクに用いて基
板１の表面にヒ素（Ａｓ）イオンなどを打ち込み、ゲー
ト電極９０両側に高濃度拡散領域１３を形成する（第１
図（ｄ））。
ンエツチング（ＲＩ Ｅ）などの異方性エツチングで加
工してゲート電極９の側壁にスペーサ１２を形成した後
、ゲート電極９およびスペーサ１２をマスクに用いて基
板１の表面にヒ素（Ａｓ）イオンなどを打ち込み、ゲー
ト電極９０両側に高濃度拡散領域１３を形成する（第１
図（ｄ））。
次に、基板１の表面にリンケイ酸ガラス（ＰＳＧ）など
からなる層間絶縁膜１４を被着し、所定箇所を孔開けし
てコンタクトホール１５を形成した後、ＡＩ配線１６を
形成し、最後に基板１０表面をパッシベーション膜１７
で被覆することにより、ＬＤＤ構造を備えたＭＯＳ−Ｆ
ＥＴが完成する（第１図（ｅ））。
からなる層間絶縁膜１４を被着し、所定箇所を孔開けし
てコンタクトホール１５を形成した後、ＡＩ配線１６を
形成し、最後に基板１０表面をパッシベーション膜１７
で被覆することにより、ＬＤＤ構造を備えたＭＯＳ−Ｆ
ＥＴが完成する（第１図（ｅ））。
以上の工程からなる本実施例によれば、ゲート電極９の
側壁に熱収縮率の低いスペーサ１２を形成し、かつ、上
記スペーサ１２を形成する工程の処理温度をゲート電極
９を形成する工程の処理温度よりも低くしたので、ゲー
ト電極９の側壁近傍へのストレス集中が有効に低減され
、このストレス集中に起因するゲート耐圧の劣化、リー
ク電流の増大、ゲート電極９の側壁の異常酸化などを有
効に防止することができる。
側壁に熱収縮率の低いスペーサ１２を形成し、かつ、上
記スペーサ１２を形成する工程の処理温度をゲート電極
９を形成する工程の処理温度よりも低くしたので、ゲー
ト電極９の側壁近傍へのストレス集中が有効に低減され
、このストレス集中に起因するゲート耐圧の劣化、リー
ク電流の増大、ゲート電極９の側壁の異常酸化などを有
効に防止することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、前記実施例では、無機反応ガスを用いたＣＶＤ
法によって得られる５ｉｎ２膜をスペーサの材料に用い
たが、他の無機反応ガスを用いたＣＶＤ法によって得ら
れるｓ ｉＯＭ Ｎ ｙ膜あるいはＳｉ３Ｎ、膜をスペ
ーサの材料に用いることもできる。
法によって得られる５ｉｎ２膜をスペーサの材料に用い
たが、他の無機反応ガスを用いたＣＶＤ法によって得ら
れるｓ ｉＯＭ Ｎ ｙ膜あるいはＳｉ３Ｎ、膜をスペ
ーサの材料に用いることもできる。
上記Ｓ １０１１ Ｎ ｙ膜やＳｉ３Ｎ４膜は、いずれ
も前記５１０２膜と同様、その熱収縮率が約１％（９０
０〜１０００℃の熱処理後）と低いことから、熱処理に
よる膜収縮が少なく、従って、ゲート電極の側壁近傍へ
のストレス集中も少ない。
も前記５１０２膜と同様、その熱収縮率が約１％（９０
０〜１０００℃の熱処理後）と低いことから、熱処理に
よる膜収縮が少なく、従って、ゲート電極の側壁近傍へ
のストレス集中も少ない。
なお、上記Ｓ １０ ＨＮ ｙ膜やＳ ｉ３Ｎ４膜は、
例えば下記の無機反応ガスを用いたＣＶＤ反応によって
得ることができる。
例えば下記の無機反応ガスを用いたＣＶＤ反応によって
得ることができる。
（１）、 Ｓ ｉ Ｈ４＋Ｎ２０＋ＮＨａ−Ｓ ｉ
Ｏ，Ｎ。
Ｏ，Ｎ。
（処理温度＝約８００℃）
（２）、 Ｓ ｉ Ｈ２Ｃ１ｚ＋ Ｎ２０ ＋ Ｎ
Ｈ３→５ｉＯＸＮｙ（処理温度＝約８００℃） （３）、 Ｓ ｉ Ｈａ ＋ Ｎ Ｈ３→Ｓｉ、Ｎ。
Ｈ３→５ｉＯＸＮｙ（処理温度＝約８００℃） （３）、 Ｓ ｉ Ｈａ ＋ Ｎ Ｈ３→Ｓｉ、Ｎ。
（処理温度＝約７５０℃）
（４）、 Ｓ Ｉ Ｈ２Ｃｌ ２ ＋ Ｎ Ｈｓ
→Ｓ：、Ｎ＜（処理温度＝約７５０℃） また、前記実施例のＭＯＳ−ＦＥＴは、ゲート電極をポ
リサイドで構成したものであるが、これに限定されるも
のではなく、ゲート電極をポリシリコンやシリサイドで
構成したＭＯＳ−ＦＥＴに適用することもできる。
→Ｓ：、Ｎ＜（処理温度＝約７５０℃） また、前記実施例のＭＯＳ−ＦＥＴは、ゲート電極をポ
リサイドで構成したものであるが、これに限定されるも
のではなく、ゲート電極をポリシリコンやシリサイドで
構成したＭＯＳ−ＦＥＴに適用することもできる。
〔発明の効果）
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ゲート電極が形成された半導体基板の表面に
低濃度イオンを打ち込んで上記ゲート電極の側壁下方に
低濃度拡散領域を形成する第一の工程と、上記低濃度拡
散領域を形成した半導体基板の表面に無機反応ガスを用
いたＣＶＤ法で５ｉ０２ 膜、ＳｉＯｘＮｙ膜またはＳ
ｉ３Ｎ、膜のいずれかを被着した後、これをパターニン
グして上記ゲート電極の側壁にスペーサを形成する第二
の工程とを備え、かつ、上記第二の工程の処理温度を第
一の工程の処理温度よりも低くすることにより、スペー
サの膜収縮が低減され、ゲート電極の側壁近傍へのスト
レス集中が低減されることから、ＬＤＤ構造を備えたＭ
ＯＳ形半導体装置の信頼性が向上する。
低濃度イオンを打ち込んで上記ゲート電極の側壁下方に
低濃度拡散領域を形成する第一の工程と、上記低濃度拡
散領域を形成した半導体基板の表面に無機反応ガスを用
いたＣＶＤ法で５ｉ０２ 膜、ＳｉＯｘＮｙ膜またはＳ
ｉ３Ｎ、膜のいずれかを被着した後、これをパターニン
グして上記ゲート電極の側壁にスペーサを形成する第二
の工程とを備え、かつ、上記第二の工程の処理温度を第
一の工程の処理温度よりも低くすることにより、スペー
サの膜収縮が低減され、ゲート電極の側壁近傍へのスト
レス集中が低減されることから、ＬＤＤ構造を備えたＭ
ＯＳ形半導体装置の信頼性が向上する。
第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部断面図である。 １・・・ｐ形シリコン単結晶基板、２．１１・・・５１
０２膜、３・・・Ｓｉ、Ｎｔ膜、４・・・チャネルスト
ッパ領域、５・・・フィールド酸化膜、６・・・ゲート
酸化膜、７・・・ポリシリコン層、８・・・シリサイド
層、９・ ・ ・ゲート電極、１０・・・低濃度拡散領
域、１２・・・スペーサ、１３・・・高濃度拡散領域、
１４・・・層間絶縁膜、１５・・・コンタクトホール、
１６・・・Ａβ配線、１７・・・パッシベーション膜。 第１図 第１図
装置の製造方法を示す半導体基板の要部断面図である。 １・・・ｐ形シリコン単結晶基板、２．１１・・・５１
０２膜、３・・・Ｓｉ、Ｎｔ膜、４・・・チャネルスト
ッパ領域、５・・・フィールド酸化膜、６・・・ゲート
酸化膜、７・・・ポリシリコン層、８・・・シリサイド
層、９・ ・ ・ゲート電極、１０・・・低濃度拡散領
域、１２・・・スペーサ、１３・・・高濃度拡散領域、
１４・・・層間絶縁膜、１５・・・コンタクトホール、
１６・・・Ａβ配線、１７・・・パッシベーション膜。 第１図 第１図
Claims (1)
- 【特許請求の範囲】 １、ゲート電極の側壁下方に低濃度拡散領域が形成され
たＭＯＳ形半導体装置の製造方法であって、半導体基板
のゲート酸化膜上にゲート電極を形成した後、前記半導
体基板の表面に低濃度イオンを打ち込んで前記ゲート電
極の側壁下方に低濃度拡散領域を形成する第一の工程と
、前記低濃度拡散領域を形成した半導体基板の表面に無
機反応ガスを用いたＣＶＤ法によってＳｉＯ＿２膜、Ｓ
ｉＯ＿ｘＮ＿ｙ膜またはＳｉ＿３Ｎ＿４膜のいずれかを
被着した後、これをパターニングして前記ゲート電極の
側壁にスペーサを形成する第二の工程とを備え、かつ、
前記第二の工程の処理温度を第一の工程の処理温度より
も低くしたことを特徴とする半導体装置の製造方法。 ２、ゲート電極がポリサイドからなることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114648A JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114648A JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286467A true JPH01286467A (ja) | 1989-11-17 |
| JP2685493B2 JP2685493B2 (ja) | 1997-12-03 |
Family
ID=14643066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114648A Expired - Lifetime JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685493B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189170A (ja) * | 1988-01-25 | 1989-07-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH01243471A (ja) * | 1988-03-24 | 1989-09-28 | Sony Corp | Ｍｉｓ型トランジスタの製造方法 |
-
1988
- 1988-05-13 JP JP63114648A patent/JP2685493B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189170A (ja) * | 1988-01-25 | 1989-07-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH01243471A (ja) * | 1988-03-24 | 1989-09-28 | Sony Corp | Ｍｉｓ型トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2685493B2 (ja) | 1997-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term | ||
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