JPS60176264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60176264A JPS60176264A JP59032831A JP3283184A JPS60176264A JP S60176264 A JPS60176264 A JP S60176264A JP 59032831 A JP59032831 A JP 59032831A JP 3283184 A JP3283184 A JP 3283184A JP S60176264 A JPS60176264 A JP S60176264A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に絶縁基板上
に素子を形成したＳＯ８（５ｉｌｉｃｏｎ ０ｎＳａｐ
ｐｈｉｒｅ）構造の０ＭＯ８型インバータに係る。
に素子を形成したＳＯ８（５ｉｌｉｃｏｎ ０ｎＳａｐ
ｐｈｉｒｅ）構造の０ＭＯ８型インバータに係る。
従来、ＳＯ８構造の０ＭＯ８型インバータは、例えば第
１図に示すように製造されている。まず、サファイア１
上に厚さ０．６μｍの（１’ＯＯ）単結晶シリコン層（
図示せず）をエピタキシャル成長させる。つづいて、イ
ンバータ領域となるべき単結晶シリコン層部分以外をＫ
ＯＨエツチング液で単結晶シリコン層を島状にエツチン
グする。
１図に示すように製造されている。まず、サファイア１
上に厚さ０．６μｍの（１’ＯＯ）単結晶シリコン層（
図示せず）をエピタキシャル成長させる。つづいて、イ
ンバータ領域となるべき単結晶シリコン層部分以外をＫ
ＯＨエツチング液で単結晶シリコン層を島状にエツチン
グする。
次いで、ダート酸化膜２ａ、２ｂｆ６：介してＮチャネ
ルトランジスタＴＮ及びＰチャネルトラ／ノスタＴＰの
ケゞ−ト電極Ｊａ 、Ｊｂを夫々形成する。
ルトランジスタＴＮ及びＰチャネルトラ／ノスタＴＰの
ケゞ−ト電極Ｊａ 、Ｊｂを夫々形成する。
更に、ＰチャネルトランジスタＴＰ領域形成予定部をレ
ジスト膜で覆った後、砒素を島状の単結晶シリコン層に
加速電圧４ Ｑ ｋｅＶ −、ドーズ量２×１・Ｏ”７
ｉｍ”の条件下でイオン注入する。ひきつづき、前記レ
ジスト膜を除去し、ＮチャネルトランジスタＴＮ領域形
成予定部を別のレジスト膜で覆った後、ゾロンを前記と
同条件でイオン注入する。しかる後、レジスト膜を除去
し、窒−累算囲気中１０００℃で熱処理を行ない、Ｐチ
ャネルトランジスタ用のＰ型のソース、ドレイン領域４
，５及びＮチャネルトランジスタ用の１型のソース、ド
レイン領域６，７を形成する。
ジスト膜で覆った後、砒素を島状の単結晶シリコン層に
加速電圧４ Ｑ ｋｅＶ −、ドーズ量２×１・Ｏ”７
ｉｍ”の条件下でイオン注入する。ひきつづき、前記レ
ジスト膜を除去し、ＮチャネルトランジスタＴＮ領域形
成予定部を別のレジスト膜で覆った後、ゾロンを前記と
同条件でイオン注入する。しかる後、レジスト膜を除去
し、窒−累算囲気中１０００℃で熱処理を行ない、Ｐチ
ャネルトランジスタ用のＰ型のソース、ドレイン領域４
，５及びＮチャネルトランジスタ用の１型のソース、ド
レイン領域６，７を形成する。
なお、図中の８，９は、夫々Ｎ−型、Ｐ−型の単結晶シ
リコン層である。ひきつづき、全面にＣＶＤ −５ｉ（
ｊ２膜１０を堆積した後、ＰチャネルトランジスタのＰ
型のソース領域４、両トランジスタのドレイン領域５，
２．及びＮチャネルトランジスタの１型のソース領域６
の夫々に対応するＣＶＤ −Ｓ ｉＯ＊膜１０にコンタ
クトホーｋ１１ｍ。
リコン層である。ひきつづき、全面にＣＶＤ −５ｉ（
ｊ２膜１０を堆積した後、ＰチャネルトランジスタのＰ
型のソース領域４、両トランジスタのドレイン領域５，
２．及びＮチャネルトランジスタの１型のソース領域６
の夫々に対応するＣＶＤ −Ｓ ｉＯ＊膜１０にコンタ
クトホーｋ１１ｍ。
１１ｂ、Ｉｌｃを形成し、更にＡｔ電極１２ａ〜１２ｃ
を形成してＣＭＯ８型Ｏ８バータを製造する。
を形成してＣＭＯ８型Ｏ８バータを製造する。
しかしながら、第１図のＣＭＯ８型Ｏ８バータによれば
、ＮチャネルトランジスタＴＮのソース、ドレイン領域
６，７は夫々拡散係数の小さい砒素をイオン注入後、所
定の条件で熱処理を施すことによって形成されるため、
ソース、ドレイン領域６，７の深さは０．２〜０．３μ
ｍ１となりサファイア１とＰ−型の単結晶シリコン層９
の界面まで達しない。従って、ソース、ドレイン領域６
゜７とサファイア１との間の浮遊容量が増大する。
、ＮチャネルトランジスタＴＮのソース、ドレイン領域
６，７は夫々拡散係数の小さい砒素をイオン注入後、所
定の条件で熱処理を施すことによって形成されるため、
ソース、ドレイン領域６，７の深さは０．２〜０．３μ
ｍ１となりサファイア１とＰ−型の単結晶シリコン層９
の界面まで達しない。従って、ソース、ドレイン領域６
゜７とサファイア１との間の浮遊容量が増大する。
また、前述したインバータによれば、Ｐチャネル側から
Ｎチャネル側に向ってリーク電流が発生するという欠点
を有する。これについて、第２図の等価回路図を用いて
説明する。即ち、前述したインバータにおいては、Ｐチ
ャネルトランジスタＴｐのＰ＋型のドレイン領域５．Ｐ
−型の単結晶シリコン層９及びＮチャネルトランジスタ
ＴＮのＮ＋型のソース領域６は戸−Ｐ−−Ｎ＋という接
合をなす。また、動作時、Ｎチャネルトランジスタのソ
ース領域６側のＮ＋ｐ−接合は順方向にバイアスされて
いるため、ＰチャネルトランジスタＴｐが導通状態にあ
るとき正常々ＣＭＯ８型インバータではＮチャネルトラ
ンジスタｑ＋ Ｎが非導通状態になっていなくてはなら
ないところ、Ｐチャネル側からＮチャネル側へ向ってリ
ーク電流が流れる。以上よシ、素子の高速度、低消費電
力化に対して妨げとなる。
Ｎチャネル側に向ってリーク電流が発生するという欠点
を有する。これについて、第２図の等価回路図を用いて
説明する。即ち、前述したインバータにおいては、Ｐチ
ャネルトランジスタＴｐのＰ＋型のドレイン領域５．Ｐ
−型の単結晶シリコン層９及びＮチャネルトランジスタ
ＴＮのＮ＋型のソース領域６は戸−Ｐ−−Ｎ＋という接
合をなす。また、動作時、Ｎチャネルトランジスタのソ
ース領域６側のＮ＋ｐ−接合は順方向にバイアスされて
いるため、ＰチャネルトランジスタＴｐが導通状態にあ
るとき正常々ＣＭＯ８型インバータではＮチャネルトラ
ンジスタｑ＋ Ｎが非導通状態になっていなくてはなら
ないところ、Ｐチャネル側からＮチャネル側へ向ってリ
ーク電流が流れる。以上よシ、素子の高速度、低消費電
力化に対して妨げとなる。
なお、拡散係数の小さい砒素をイオン注入する際、ドー
ズ量を大きくする等によりソース、ドレイン領域６，７
をサファイア１に達するように形成することも考えら１
しるが、こうした場合砒素イオンが熱処理時に横方向に
も拡散するため、ケ°’ト電極３ａ下のＰ−型の単結晶
シリコン層９の表面にもＮ＋型層が形成され、このＮ＋
型層とダート電極３ａとの間に容儀が形成されも従って
、ドーズ量を太きぐする等の手段は実際に採用すること
ができない。
ズ量を大きくする等によりソース、ドレイン領域６，７
をサファイア１に達するように形成することも考えら１
しるが、こうした場合砒素イオンが熱処理時に横方向に
も拡散するため、ケ°’ト電極３ａ下のＰ−型の単結晶
シリコン層９の表面にもＮ＋型層が形成され、このＮ＋
型層とダート電極３ａとの間に容儀が形成されも従って
、ドーズ量を太きぐする等の手段は実際に採用すること
ができない。
本発明は上記事情に鑑みてなされたもので、浮遊容量の
減少、及びリーク電流の防止を図って素子の高速度化、
低消費電力化をなし得る半導体装置の製造方法を提供す
ることを目的とするものである。
減少、及びリーク電流の防止を図って素子の高速度化、
低消費電力化をなし得る半導体装置の製造方法を提供す
ることを目的とするものである。
本発明は、絶縁基板上に形成した島状の半導体層のうち
チャネル領域を除いて予め所定の深さまでエツチングし
、このエツチング部にソース、ドレイン領域等の拡散層
を絶縁基板に達するように形成するとともに、拡散層を
形成後この拡散層表面にモリブデンシリサイド等のよう
な金属化合物層を形成することを特徴とし、これによシ
前記目的を達成しようとするものであるＯ 〔発明の実施例〕 以下、本発明の一実施例を第３図（、）〜（ｊ）を参照
して説明する。
チャネル領域を除いて予め所定の深さまでエツチングし
、このエツチング部にソース、ドレイン領域等の拡散層
を絶縁基板に達するように形成するとともに、拡散層を
形成後この拡散層表面にモリブデンシリサイド等のよう
な金属化合物層を形成することを特徴とし、これによシ
前記目的を達成しようとするものであるＯ 〔発明の実施例〕 以下、本発明の一実施例を第３図（、）〜（ｊ）を参照
して説明する。
［ｉ）まず、絶縁基板としてのサファイア２ノ上ニエヒ
タキシヤル成長にょシ厚さ０．６μｍの単結晶シリコン
層（図示せず）を形成した・っづいて、この単結晶シリ
コン層上に厚さ５０００ＸのＣＶＤ −ＳｉＯ□膜を堆
積させ、ＣＭＯＳインバー、夕領域となるべき部分にＣ
ＶＤ−８ｉＯ，膜を残すべく写真蝕刻（ＰＥＰ ）法に
よＪ） ＣＶＤ −ＳｊＯ，膜をパターニングし、ＣＶ
Ｄ −５ｔｏ２Ｈパターンを形成した◇次いで、このＣ
ＶＤ−８ｉｎ２膜パターンをマスクとして前記単結晶シ
リコン層をＫＯＨ、ＮａＯＨ液等を用いて該シリコン層
−サファイア２１界面まで選択的にエツチングし、島状
の単結晶シリコン層２２を形成した。この後、ＣＶＤ−
８ｉｎ２膜パターンを除去し、常法によシ島状の単結晶
シリコン層２２をＰ−型、Ｎ″″′型の単結晶シリコン
層２２ａ。
タキシヤル成長にょシ厚さ０．６μｍの単結晶シリコン
層（図示せず）を形成した・っづいて、この単結晶シリ
コン層上に厚さ５０００ＸのＣＶＤ −ＳｉＯ□膜を堆
積させ、ＣＭＯＳインバー、夕領域となるべき部分にＣ
ＶＤ−８ｉＯ，膜を残すべく写真蝕刻（ＰＥＰ ）法に
よＪ） ＣＶＤ −ＳｊＯ，膜をパターニングし、ＣＶ
Ｄ −５ｔｏ２Ｈパターンを形成した◇次いで、このＣ
ＶＤ−８ｉｎ２膜パターンをマスクとして前記単結晶シ
リコン層をＫＯＨ、ＮａＯＨ液等を用いて該シリコン層
−サファイア２１界面まで選択的にエツチングし、島状
の単結晶シリコン層２２を形成した。この後、ＣＶＤ−
８ｉｎ２膜パターンを除去し、常法によシ島状の単結晶
シリコン層２２をＰ−型、Ｎ″″′型の単結晶シリコン
層２２ａ。
２２ｂとＣた（第３図（ａ）図示）。しかる後、前膜２
３上に厚さ５０００Ｘの多結晶シリコン層をＣＶＤ法に
より堆積し、１０００℃、２０分間、ｐｏｃｔ、拡散を
行なった後、多結晶シリコン層上に９００℃、６０分間
酸化を行なって厚さ約１０００Ｘの熱酸化膜を形成した
。ひきつづき、これら熱酸化膜、多結晶シリコン層をＰ
ＥＰ法及び反応性イオンエツチング（ＲＩＥ ）技術を
用いてパターニングして第２の厚い酸化１１１！、？４
ａ。
３上に厚さ５０００Ｘの多結晶シリコン層をＣＶＤ法に
より堆積し、１０００℃、２０分間、ｐｏｃｔ、拡散を
行なった後、多結晶シリコン層上に９００℃、６０分間
酸化を行なって厚さ約１０００Ｘの熱酸化膜を形成した
。ひきつづき、これら熱酸化膜、多結晶シリコン層をＰ
ＥＰ法及び反応性イオンエツチング（ＲＩＥ ）技術を
用いてパターニングして第２の厚い酸化１１１！、？４
ａ。
２４ｂ及び多結晶シリコンパターン２５ａ。
２５ｂを形成した（第３図（ｂ）図示）。
〔１１〕次に、９００℃、６０分間酸化を行なっテ前記
多結晶シリコン／ｆターン２５ｈ、２５ｂの側壁に厚さ
約１０ｏＯＸの５１ｏ２膜２６ａ。
多結晶シリコン／ｆターン２５ｈ、２５ｂの側壁に厚さ
約１０ｏＯＸの５１ｏ２膜２６ａ。
２６ｂを形成した。ここで、残存する多結晶シリコンパ
ターン２５ａ、２５ｂはダート電極２７ａ、２７ｂとな
った（第３図（ｃ）図示）。つづいて、露出する前記第
１の薄い酸化Ｐ＆２３をＲＩＥによシ選択的に除去し、
ダート酸化Ｍ２ｓｔｈｒ２３、ｂを形成した（第３図（
ｄ）図示）。この際、ダート電極２７ａ、２７ｂ上の第
２の酸化膜２４ｈ、２４ｂの膜厚は、夫々エツチング前
に約１０００ｉ６つたため、全てエツチングされずグ″
−ト電極２７ｈ 、２７ｂ上に残った。また、ダート電
極２７ａ、２７ｂＯ側面５１ｏ２膜２６ａ。
ターン２５ａ、２５ｂはダート電極２７ａ、２７ｂとな
った（第３図（ｃ）図示）。つづいて、露出する前記第
１の薄い酸化Ｐ＆２３をＲＩＥによシ選択的に除去し、
ダート酸化Ｍ２ｓｔｈｒ２３、ｂを形成した（第３図（
ｄ）図示）。この際、ダート電極２７ａ、２７ｂ上の第
２の酸化膜２４ｈ、２４ｂの膜厚は、夫々エツチング前
に約１０００ｉ６つたため、全てエツチングされずグ″
−ト電極２７ｈ 、２７ｂ上に残った。また、ダート電
極２７ａ、２７ｂＯ側面５１ｏ２膜２６ａ。
２６ｂは、ＲＩＥを用いているためエツチングされずに
残った（第３図（ｄ）図示）。次いで、残存した絹２の
酸化膜２４＆ 、２４ｂ及び５１０２膜２６ａ、２６ｂ
をマスクとして仮配Ｎチャネル、Ｐチャネルトランジス
タのソース、ドレイン領域に対応する島状の単結晶シリ
コン層２２を、ＫＯＨ、ＮａＯＨ液等によシ深さ０．３
μｍまでエツチングした（第３図（ｅ）図示）。更に、
Ｐチャネルトランジスタ形成予定部に対応するＮ−型の
単結晶シリコン層２２ｂを含む領域にレジスト膜２８を
覆った後、露出するＰ−型の単結晶シリコン層２２ｈに
砒素を加速電圧４０ｋｅＶ、ドーズ量２Ｘ１０／ｍの条
件でイオン注入し、イオン注入層２９′を形成した（第
３図（ｆ）図示）３．。
残った（第３図（ｄ）図示）。次いで、残存した絹２の
酸化膜２４＆ 、２４ｂ及び５１０２膜２６ａ、２６ｂ
をマスクとして仮配Ｎチャネル、Ｐチャネルトランジス
タのソース、ドレイン領域に対応する島状の単結晶シリ
コン層２２を、ＫＯＨ、ＮａＯＨ液等によシ深さ０．３
μｍまでエツチングした（第３図（ｅ）図示）。更に、
Ｐチャネルトランジスタ形成予定部に対応するＮ−型の
単結晶シリコン層２２ｂを含む領域にレジスト膜２８を
覆った後、露出するＰ−型の単結晶シリコン層２２ｈに
砒素を加速電圧４０ｋｅＶ、ドーズ量２Ｘ１０／ｍの条
件でイオン注入し、イオン注入層２９′を形成した（第
３図（ｆ）図示）３．。
［ｉｉ＋：１次に、レジスト膜２８を除去後、同様に別
のレジスト膜３０をＮチャネルトランジスタ形成予定部
に対応するＮ−型の単結晶シリコン層２２ｈ含む領域に
形成し１．＆０ンを前記と同条件で露出するＮ−型の単
結晶シリコン層、２２ｂにイオン注入し、イオン注入層
３）を形成した（第３図（ｇ）図示）。つづいて、レジ
スト膜３０を除去後、１０００℃、窒素雰囲気中で２０
分間熱処理を行なってイオン注入層２９．３１中のイオ
ンを電気的に活性化した。そして、イオン注入層２９．
３１中の夫々の砒素、がロンはエツチングされた単結晶
シリコン層２２ａ。
のレジスト膜３０をＮチャネルトランジスタ形成予定部
に対応するＮ−型の単結晶シリコン層２２ｈ含む領域に
形成し１．＆０ンを前記と同条件で露出するＮ−型の単
結晶シリコン層、２２ｂにイオン注入し、イオン注入層
３）を形成した（第３図（ｇ）図示）。つづいて、レジ
スト膜３０を除去後、１０００℃、窒素雰囲気中で２０
分間熱処理を行なってイオン注入層２９．３１中のイオ
ンを電気的に活性化した。そして、イオン注入層２９．
３１中の夫々の砒素、がロンはエツチングされた単結晶
シリコン層２２ａ。
２２ｂの厚みが０．３μｍと薄いため、単結晶シリコン
層２２ａ、２２ｂとサファイア２２の界面まで達し、Ｐ
型のソース、ドレイン領域ｓ２゜３３及びＮ型のソース
、ドレイン領域３４ 、３５を形成した。次いで、全面
に厚さ約５００１の金属層としてのモリブデン（Ｍｏ）
層３６を形成した（第３図（ｈ）図示）。しかる後、窒
素雰囲気中で５５０℃、２０分間熱処理を行なってＭｏ
層３６と単結晶シリコン層２２ａ、２２ｂとの間をシリ
サイド化した。その結果、Ｎ型のソース、ドレイン領域
Ｊ４．３５及びＰ型のソース、ドレイン領域３２．３３
中の高濃度の不純物は単結晶シリコン層へ動（、Ｓｎｏ
ｗｐｌｏｗ現象によって横方向へ押しやられ、前記ソー
ス、ドレイン領域３２〜３５表面にシリサイド層３７が
形成された。この際、シリサイド層３７がダート電極２
７ａ、２７ｂと電気的に接続されることがないとともに
、ダート電極２７ａ、２７ｂ周辺の第２の酸化膜２４
ａ 、 ２４ ｂ 、 ５ｉ０２膜２６ａ。
層２２ａ、２２ｂとサファイア２２の界面まで達し、Ｐ
型のソース、ドレイン領域ｓ２゜３３及びＮ型のソース
、ドレイン領域３４ 、３５を形成した。次いで、全面
に厚さ約５００１の金属層としてのモリブデン（Ｍｏ）
層３６を形成した（第３図（ｈ）図示）。しかる後、窒
素雰囲気中で５５０℃、２０分間熱処理を行なってＭｏ
層３６と単結晶シリコン層２２ａ、２２ｂとの間をシリ
サイド化した。その結果、Ｎ型のソース、ドレイン領域
Ｊ４．３５及びＰ型のソース、ドレイン領域３２．３３
中の高濃度の不純物は単結晶シリコン層へ動（、Ｓｎｏ
ｗｐｌｏｗ現象によって横方向へ押しやられ、前記ソー
ス、ドレイン領域３２〜３５表面にシリサイド層３７が
形成された。この際、シリサイド層３７がダート電極２
７ａ、２７ｂと電気的に接続されることがないとともに
、ダート電極２７ａ、２７ｂ周辺の第２の酸化膜２４
ａ 、 ２４ ｂ 、 ５ｉ０２膜２６ａ。
２６ｂとＭｏ層３６との間には反応が起こらなかったつ
更に、残存するＭＯ層３６を王水がイルを行なって除去
した（第３図（ｉ）図示）。ひきつづき、全面に厚す５
０００ ｉノＣＶＤ−８ｉＯ１ｌ膜、＋ ８を堆積した
後、Ｎ型のソース領域３４、Ｐ型のソース領域３２、及
びぎ型、Ｐ型のドレイン領域３５．３３上のシリサイド
層３７に夫々対応するＣＶＤ−８ｉＯ２膜３８にコンタ
クトホール、３９ａ。
更に、残存するＭＯ層３６を王水がイルを行なって除去
した（第３図（ｉ）図示）。ひきつづき、全面に厚す５
０００ ｉノＣＶＤ−８ｉＯ１ｌ膜、＋ ８を堆積した
後、Ｎ型のソース領域３４、Ｐ型のソース領域３２、及
びぎ型、Ｐ型のドレイン領域３５．３３上のシリサイド
層３７に夫々対応するＣＶＤ−８ｉＯ２膜３８にコンタ
クトホール、３９ａ。
３８ｂ、３９ｃを形成し、Ａｔ電極４０ａ〜４０ｃを形
成してＳＯ８構造の０ＭＯ８型インバータを製造した（
第３図（ｊ）図示）。
成してＳＯ８構造の０ＭＯ８型インバータを製造した（
第３図（ｊ）図示）。
しかして、本発明によれば、ＮチャネルトランジスタＴ
Ｎのソース、ドレイン領域３４ 、３５形成予定部に対
応するＰ−型の単結晶シリコン層２２ａ部分を予め深さ
０．３μｍ程度までエツチング除去するため、ソース、
ドレイン領域’３４１３５形成用の拡散係数の小さい砒
素のイオン注入でもサファイア２１と単結晶シリコン層
２２ａの界面付近まで砒素イオンが達し、後工程の熱処
理によってソース、ドレイン領域：ｘ、ｓ５は完全にそ
の界面まで広がる。従って、従来と比ベソース、ドレイ
ン領域３４．３５とサファイア２１との浮遊容量を減少
できる。
Ｎのソース、ドレイン領域３４ 、３５形成予定部に対
応するＰ−型の単結晶シリコン層２２ａ部分を予め深さ
０．３μｍ程度までエツチング除去するため、ソース、
ドレイン領域’３４１３５形成用の拡散係数の小さい砒
素のイオン注入でもサファイア２１と単結晶シリコン層
２２ａの界面付近まで砒素イオンが達し、後工程の熱処
理によってソース、ドレイン領域：ｘ、ｓ５は完全にそ
の界面まで広がる。従って、従来と比ベソース、ドレイ
ン領域３４．３５とサファイア２１との浮遊容量を減少
できる。
また、両トランジスタＴＮ、 ’ｒｐの夫々のソース、
ドレイン領域３２〜３５表面にシリサイド層３７・・・
を形成するため、各ソース、ドレイン領域３２〜３５が
低抵抗され、従来の如きリーク電流の発生を防止できる
。
ドレイン領域３２〜３５表面にシリサイド層３７・・・
を形成するため、各ソース、ドレイン領域３２〜３５が
低抵抗され、従来の如きリーク電流の発生を防止できる
。
なお、上記実施例では金属層としてＭｏ層を用イタカ、
これに限らず、白金層、チタン層、タングステン層等を
用いてもよい。
これに限らず、白金層、チタン層、タングステン層等を
用いてもよい。
また、上記実施例では絶縁基板としてサファイアを用い
たが、これに限らない。
たが、これに限らない。
更に、上記実施例では、ＳＯ８構造の０ＭＯ８型インバ
ータの製造に適用した場合について述べたが、これに限
らず、単なるＳＯ８構造のＭＯ８型トランジスタの製造
にも同様に適用できる。
ータの製造に適用した場合について述べたが、これに限
らず、単なるＳＯ８構造のＭＯ８型トランジスタの製造
にも同様に適用できる。
以上詳述した如く本発明によれば、浮遊容量を減少する
とともにリーク電流を防止し、もって素子の高速度化、
低消費電力化をなし得る高信頼性の半導体装置を製造す
る方法を提供できるものである。
とともにリーク電流を防止し、もって素子の高速度化、
低消費電力化をなし得る高信頼性の半導体装置を製造す
る方法を提供できるものである。
第１図は従来のＳＯ８構造の０ＭＯ８型インバータの断
面図、第２図は第４図の等価回路図、第３図（ａ）〜（
ｊ）は本発明の一実施例に係るＳＯＳ構造の０ＭＯ８型
インバータの製造方法を工程順に示す断面図である。 ２１・・・サファイア（絶縁基板）、２２．２２ａ。 ２２ｂ・・・単結晶シリコン層、２３・・・第１の薄い
酸化膜、２４ｈ、２４ｂ・・・第２の厚い酸化膜、２５
ａ、２５ｂ・・・多結晶シリコンパターン、２６ ａ
、 ２６ ｂ −５ｉ０２膜、２７ａ、２７ｂ・・・ダ
ート電極、２８．３０・・・レジスト膜、２９．３１・
・・イオン注入層、３２．３４・・・ソース領域、３３
．３５・・・ドレイン領域、３６・・・モリブデン（Ｍ
ｏ ）層、３７・・・シリサイド層、３８・・（■−５
ｉｏ、膜、３９ａ〜３９ｃ・・・コンタクトホール、４
０ ａ 〜４０ ｃ ・、＝ Ａｔ電極。
面図、第２図は第４図の等価回路図、第３図（ａ）〜（
ｊ）は本発明の一実施例に係るＳＯＳ構造の０ＭＯ８型
インバータの製造方法を工程順に示す断面図である。 ２１・・・サファイア（絶縁基板）、２２．２２ａ。 ２２ｂ・・・単結晶シリコン層、２３・・・第１の薄い
酸化膜、２４ｈ、２４ｂ・・・第２の厚い酸化膜、２５
ａ、２５ｂ・・・多結晶シリコンパターン、２６ ａ
、 ２６ ｂ −５ｉ０２膜、２７ａ、２７ｂ・・・ダ
ート電極、２８．３０・・・レジスト膜、２９．３１・
・・イオン注入層、３２．３４・・・ソース領域、３３
．３５・・・ドレイン領域、３６・・・モリブデン（Ｍ
ｏ ）層、３７・・・シリサイド層、３８・・（■−５
ｉｏ、膜、３９ａ〜３９ｃ・・・コンタクトホール、４
０ ａ 〜４０ ｃ ・、＝ Ａｔ電極。
Claims (3)
- （１）絶縁基板上に島状の半導体層を形成する工程と、
この半導体層上に第１の薄い酸化膜を形成する工程と、
この酸化膜上に酸化が可能なダート電極を形成する工程
と、このデート電極上に第２の厚い酸化膜を形成する工
程と、この厚い酸化膜をマスクとして前記半導体層を所
定の深さまでエツチング除去する工程と、露出する半導
体層にイオン注入を行なう工程と、前記半導体層と化合
物を形成する金属層を全面に形成する工程と、熱処理を
施す工程とを具備することを特徴とする半導体装置の製
造方法。 - （２）絶縁基板の材料としてサファイアを用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （３） 半導体層と化合物層を形成する金属層の材料と
して白金、モリブデン、チタン、タングステンのいずれ
かを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032831A JPS60176264A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032831A JPS60176264A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176264A true JPS60176264A (ja) | 1985-09-10 |
Family
ID=12369767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032831A Pending JPS60176264A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190751A (ja) * | 1986-02-17 | 1987-08-20 | Nec Corp | 半導体装置 |
| JPH07183526A (ja) * | 1993-12-22 | 1995-07-21 | Toshiba Corp | 薄膜半導体装置及びその製造方法 |
-
1984
- 1984-02-23 JP JP59032831A patent/JPS60176264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190751A (ja) * | 1986-02-17 | 1987-08-20 | Nec Corp | 半導体装置 |
| JPH07183526A (ja) * | 1993-12-22 | 1995-07-21 | Toshiba Corp | 薄膜半導体装置及びその製造方法 |
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