JPH07183526A - 薄膜半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 接触不良がなく信頼性に優れ、コンタクト抵
抗の少ない良好な動作特性を有する薄膜半導体装置を提
供することにある。 【構成】 ソース領域６・ドレイン領域７上にそれぞれ
Ｔｉ層９等の金属層とシリコンとの反応によりシリサイ
ドからなる保護層１０、１１を選択的に形成して、この
エッチングレートの小さい材料からなる保護層１０、１
１によって覆われた活性層２を保護し、それ以外のエッ
チングで除去すべき層間絶縁膜１２等の材料よりもエッ
チングレートを小さくすることにより、コンタクトホー
ル穿設時のエッチング工程による活性層２の上面の消失
あるいは損失を防ぐことができる。また、保護層１０、
１１によって覆われたソース領域６・ドレイン領域７上
面のコンタクト抵抗をも低減でき、ＴＦＴの動作特性を
良好なものとすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、製造時の半導体層の消
失を防ぎ、信頼性が高くかつコンタクト抵抗を改善した
薄膜半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、電子機器のさらなる小型化及びそ
の回路の高集積化・微細化を実現するために、それらの
電子機器に用いられる回路素子として、 3次元化された
構造を有する薄膜半導体装置の開発が進められている。

【０００３】また、近年、画素のさらなる微細化、高精
細化、多画素化が進む液晶表示装置において、ガラス基
板や石英基板などの透明絶縁性基板上に画素部スイッチ
ング素子及び駆動回路素子として、薄膜半導体装置を用
いた、いわゆるアクティブマトリックス型液晶表示装置
の開発が進められており、一部では既に実用化されてい
るものもある。このようなアクティブマトリックス型液
晶表示装置に薄膜半導体装置（ＴＦＴ；Thin Film Tran
sistor）を用いるのは、スイッチング動作が高速かつ確
実であり、素子の微細化、高集積化に適しており、かつ
画素スイッチング素子をはじめ駆動回路素子も同一の半
導体材料を用いて同一の基板上に形成できるため、アク
ティブマトリックス型液晶表示装置の更なる小型化や低
価格化や、動作特性の更なる向上を図ることができると
いうメリットがあるためである。

【０００４】特に、透明絶縁性基板として高融点ガラス
や石英基板などの、より高温なプロセスに耐えられる基
板の入手が容易となってきたこととあいまって、従来用
いられてきた非晶質シリコン（ａ−Ｓｉ）よりも更に高
温工程が必要な多結晶シリコン（ｐ−Ｓｉ）を用いた薄
膜半導体装置が実用可能な状態となり、そのような多結
晶シリコンを用いた高性能な薄膜半導体素子による駆動
回路一体型の液晶表示装置の実用化が盛んになってきて
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ような薄膜半導体装置（以下、ＴＦＴと略称）は、シリ
コン基板（シリコンウェハ）上に形成された素子とは異
なり、透明絶縁性基板であるガラス基板や石英基板等の
上に、 0.2μｍ以下程度の極めて薄く成膜した多結晶シ
リコン膜を用いていることから、ＴＦＴ製造時に、その
ソース領域やドレイン領域に接続をとるためのコンタク
トホールをエッチングにより開口（穿設）する際に、エ
ッチング速度のばらつき等のファクタにより、その薄い
多結晶シリコン層がオーバーエッチングされて消失する
という現象が発生する。このようなオーバーエッチング
はエッチングスピードの制御等により解消されることが
期待されるが、上記の多結晶シリコン膜等の活性層が極
めて薄い膜であるために、微妙かつ種々の繁雑なエッチ
ングファクタの制御を必要とし、実際上そのような制御
は困難である。このため、コンタクトホール部分での接
触不良等が多発し、ＴＦＴの歩留まりが低下する。

【０００６】このような問題は、多結晶シリコン等から
なる半導体層（活性層）の膜厚が薄くなるにしたがって
頻発することになる。そして特に多結晶シリコン層を0.
1 μｍ以下程度にまでに薄膜化するにしたがってデバイ
ス特性が向上するなどのメリットがあるため、近年ます
ます半導体層の薄膜化が進んでおり、この傾向は上述の
半導体層の消失問題の発生をさらに助長する。

【０００７】特に上記のようなアクティブマトリックス
型液晶表示装置に用いられるＴＦＴの場合、ＴＦＴに対
して光が照射されると、そのＴＦＴの活性層に光リーク
電流が励起されることが知られている。この光リーク電
流は、活性層を薄膜化することによりその総電荷量を低
減することができるため、活性層の薄膜化により低減す
ることができる。このため、上記のようなアクティブマ
トリックス型液晶表示装置の分野においても薄膜化のメ
リットは大きい。したがって、このような液晶表示装置
に用いられるＴＦＴにおいても活性層は薄膜化が進みつ
つあり、それに伴なって活性層の消失化現象が更に顕在
化するという傾向がある。

【０００８】上述のような活性層（半導体層）の消失現
象を防止するために、ＴＦＴのソース・ドレイン部のみ
を膜厚を厚くするといった改善措置も見受けられるが、
このように膜厚を部分的に変化させると、ＴＦＴのチャ
ネル領域の電荷の挙動等が複雑となり素子の動作特性に
当初の設計よりもずれが生じる、あるいはそのシミュレ
ーション等が繁雑なものとなり素子動作特性の評価が定
まらない、あるいは光リーク電流が厚くなった膜の部分
で増加してしまう、あるいはそのような厚膜化するプロ
セスが煩雑なものとなる、といった種々の問題がある。

【０００９】本発明は、このような問題を解決するため
に成されたもので、その目的は、特にＴＦＴ製造時の活
性層のソース領域及びドレイン領域に対して接続をとる
ためのコンタクトホールを穿設する際のオーバーエッチ
ングによる活性層の損失あるいは消失を防ぐとともに、
そのようなソース領域及びドレイン領域でのコンタクト
抵抗の低抵抗化を実現して、コンタクトホール部分での
接触不良がなく信頼性に優れ、コンタクト抵抗の少ない
良好な動作特性を有する薄膜半導体装置を提供すること
にある。

【００１０】

【課題を解決するための手段】本発明の薄膜半導体装置
は、ソース領域およびドレイン領域およびチャネル領域
を有する活性層と、該活性層の少なくとも前記ソース領
域および前記ドレイン領域を覆うように形成された層間
絶縁層と、該層間絶縁層に穿設され、前記活性層の前記
ソース領域および前記ドレイン領域の少なくとも一部分
をそれぞれ露出させるコンタクトホールと、前記コンタ
クトホールを通って前記ソース領域および前記ドレイン
領域にそれぞれ接続されるソース電極およびドレイン電
極を備えた薄膜半導体装置において、前記活性層の少な
くとも前記コンタクトホールによって前記層間絶縁層か
ら露出する部分を被覆するようにシリコン系合金または
高融点金属を材料として形成された保護層を具備するこ
とを特徴としている。

【００１１】特徴とする。

【００１２】また上記の薄膜半導体装置において、前記
保護層が、チタン、ニッケル、タングステン、モリブデ
ンのうち少なくとも 1種類の金属を含むシリサイドを材
料として形成されていることを特徴としている。

【００１３】また、本発明の薄膜半導体装置の製造方法
ソース領域およびドレイン領域およびチャネル領域を有
する活性層を形成する工程と、前記活性層の少なくとも
前記ソース領域および前記ドレイン領域を覆うように層
間絶縁層を形成する工程と、前記層間絶縁層に、前記活
性層の前記ソース領域および前記ドレイン領域の少なく
とも一部分をそれぞれ露出させるコンタクトホールを穿
設する工程と、前記コンタクトホールを通って前記ソー
ス領域および前記ドレイン領域にそれぞれ接続されるソ
ース電極およびドレイン電極を形成する工程とを備えた
薄膜半導体装置の製造方法において、前記活性層の前記
のソース領域および前記ドレイン領域の少なくとも一部
を被覆するようにシリコン系合金または高融点金属また
は高融点金属とシリコンとの合金を材料として保護層を
形成する工程と、前記活性層および前記保護層を覆うよ
うに層間絶縁層を形成する工程と、前記ソース領域上お
よび前記ドレイン領域上のそれぞれの保護層の少なくと
も一部を露出するように前記層間絶縁層にコンタクトホ
ールを穿設する工程と、前記コンタクトホールを通って
前記ソース領域上および前記ドレイン領域上のそれぞれ
の保護層に接触するソース電極およびドレイン電極を各
々形成する工程とを具備することを特徴としている。

【００１４】また、上記の薄膜半導体装置の製造方法に
おいて、前記活性層を、多結晶シリコン膜を材料として
形成する工程と、前記活性層の前記ソース領域上および
前記ドレイン領域上に、それぞれチタン、ニッケル、タ
ングステン、モリブデンのうち少なくとも 1種類の金属
を材料として金属層を形成し、加熱処理を施して、前記
金属層の金属と前記活性層の多結晶シリコンとを反応さ
せてシリサイド化して前記保護層を形成する工程とを具
備することを特徴としている。

【００１５】なお、本発明の技術は、薄膜半導体装置の
形態のうち、ゲート電極が上に配設されたいわゆるコプ
ラナ型ＴＦＴにおいても、あるいはゲート電極が底部に
形成された逆スタガ型ＴＦＴにおいても適用可能である
ことは言うまでもない。

【００１６】また、上記のコンタクトホールを穿設する
深さの許容範囲としては、コンタクトホールの孔底が前
記の保護層の層厚の範囲内で止まるようにすればよい。
つまり、コンタクトホールの深さが保護層よりも浅けれ
ば保護層は層間絶縁層からは露出しないので接続がとれ
ない。一方、保護層よりも深くまで穿設すると、その保
護層の下の活性層（ソース領域およびドレイン領域の上
面）が削られてしまうので好ましくない。また保護層に
よるコンタクト抵抗の低減効果も得ることができなくな
るからである。ただし、保護層は層間絶縁層等と比較し
てエッチングレートが極めて低いので、保護層を貫通す
るまでコンタクトホールを穿設するような場合は、一般
的なエッチングを行なう限りにおいては実際上ほとんど
有り得ない。したがって、本発明によれば、微妙で煩雑
なエッチング制御等に煩わされることなく、簡易にオー
バーエッチングを防いでコンタクトホールを穿設するこ
とができる。

【００１７】

【作用】本発明によれば、ソース領域・ドレイン領域に
それぞれＴｉ（チタン）あるいはＮｉ（ニッケル）等の
金属とシリコンとの反応によるシリサイド、またはその
他の高融点金属を選択的に形成して、このようなエッチ
ングレートの小さい材料からなる保護層によってその下
に覆われた活性層を保護し、それ以外のエッチングで除
去すべき部分の材料よりもエッチングレートを小さくす
ることにより、コンタクトホール穿設時のエッチング工
程による活性層の消失あるいは損失を防ぐことができ
る。

【００１８】また、上記のような材質の保護層を介して
ソース領域にはソース電極、ドレイン領域にはドレイン
電極を形成することで、それらの各領域ごとのコンタク
ト抵抗を従来のよりもさらに低減して、ＴＦＴの動作特
性を良好なものとすることができる。

【００１９】このとき、上述のＴｉやＮｉといった金属
は、スパッタ法で簡単に成膜でき、また加熱処理によっ
てシリコン層と容易に反応しシリサイドを容易に形成す
ることができる等のメリットを有しており、本発明の技
術として好適な材料である。さらに、前述のシリサイド
化を起こす反応はシリコン層と接する部分でなければ発
生しないことから、シリコンを材料として用いて成る活
性層と、それ以外の部分とでの、選択的な形成も簡易に
行なうことができる。

【００２０】このようにして、本発明によれば、薄膜半
導体装置、特に0.1 μｍ以下の膜厚の半導体層を有する
ような薄膜半導体装置においても半導体層の損失あるい
は消失を防いで、コンタクト抵抗に起因したばらつきの
ない動作特性の安定性に優れた薄膜半導体装置を実現す
ることができる。

【００２１】

【実施例】以下、本発明の薄膜半導体装置及びその製造
方法について、図面に基づいて詳細に説明する。

【００２２】（実施例１）この第１の実施例において
は、絶縁性基板として石英基板を用いて、その上にｎチ
ャネルＴＦＴを単体で形成した場合の液晶表示装置の構
造およびその製造方法を、製造プロセスの順を追って説
明する。図１、図２は、本発明に係る第１の実施例のＴ
ＦＴの製造プロセスを示す図である。

【００２３】まず、図１（ａ）に示すように、一般的な
前処理により洗浄を行なった石英基板１上にＬＰＣＶＤ
法によりａ−Ｓｉ膜を0.2 μｍ成膜する。そして600 ℃
程度の温度で約15時間固相成長させる。そしてその膜を
フォトレジストを用いたドライエッチングにより島状に
パターニングして素子分離を行なって活性層２を形成す
る。

【００２４】続いてこの活性層２の表面に酸化処理を施
して約70ｎｍの膜厚のゲート絶縁膜３を形成する。そし
て更に活性層２のチャネル領域４を覆うようにゲート電
極５を形成する。本実施例では、このゲート電極５はＰ
（燐）をドーピングしたｐ−Ｓｉ（多結晶シリコン）と
タングステンシリサイド（ＷＳｉ_x ）の 2層から形成
し、ドライエッチングによりパターニングして形成し
た。その後、一般的な方法で活性層２のソース領域６及
びドレイン領域７に不純物としてＡｓイオンをイオン注
入する。その後、不純物イオンの活性化のため、約900
℃で1 時間のアニール処理を施す。

【００２５】次に、図１（ｂ）に示すように、ＬＰＣＶ
Ｄ法により、ＳｉＮ_x 膜を堆積し、前述のゲート電極５
の上面及び側壁を覆うようなパターンにこのＳｉＮ_x 膜
をパターニングする。このとき本実施例ではＲＩＥ（Re
active Ion Etching）を用いてパターニングを行なっ
た。このＳｉＮ_x 膜をマスク８として用いて、このマス
ク８で被覆されておらず露出している部分を希フッ酸で
エッチングして、ゲート電極５下部に被覆されている部
分のゲート絶縁層３以外を剥離し、更に基板上に残って
いるレジスト等の残渣をアッシャー装置及びウェットエ
ッチング装置を用いて剥離した。

【００２６】続いて、図１（ｃ）に示すように、Ｔｉ膜
９をほぼ全面にスパッタ法で成膜する。その後、ＲＴＡ
（Rapid Thermal Anneal）法により約400 ℃の温度で30
秒間、Ｎ2 雰囲気中でＴｉ層９と活性層２との界面部分
を中心にシリサイド化を行ない、ソース領域６及びドレ
イン領域７の表面近傍のみを選択的にＴｉＳｉ_x （チタ
ンシリサイド）とする。

【００２７】すなわち、上述のようにＴｉ層９のような
金属膜を活性層２のようなシリコン半導体膜上にスパッ
タ形成した後、これにアニール処理を施すと、シリコン
半導体からなる活性層２の上ではシリサイドが形成され
るが、それ以外の例えばＴｉ層９で覆われた石英基板１
表面などにはシリサイド化反応が生じないため、ＳｉＮ
_x からなるマスク８上のＴｉ層９や、活性層２以外の領
域のＴｉ層９はシリサイド化されないので、後にそれら
の領域をエッチングなどにより容易に剥離することがで
きる。

【００２８】このとき、シリサイドを形成するために用
いる材料としては、上述のＴｉの他にも、例えばＮｉを
用いることもできる。また上述のようにアニール処理を
施す際に副次的な効果として各部位が酸化されてしまう
場合があるので、このような酸化を防ぐために上述の例
ではＮ₂ 雰囲気中でシリサイド化を行なったが、この雰
囲気としてはＮ₂ 以外の雰囲気を用いてもよい。

【００２９】続いてＳＨ処理を行なうと、Ｔｉ層９のう
ちマスク８上のＴｉ層はシリサイド化されていないため
に選択的に剥離することができる。そして活性層２のう
ち、マスク８によって被覆されておらず露出している部
分、すなわちソース領域６及びドレイン領域７の表面に
はＴｉ層９との間でシリサイド反応が起きてシリサイド
が形成されており、この部分は剥離されずに残すことが
できる。

【００３０】このようにして、図２（ｄ）に示すように
シリサイドであるＴｉＳｉ_x からなる保護層１０、１１
を得ることができる。

【００３１】この後、図２（ｅ）に示すように、Ｔｉ層
９はエッチング等により剥離してもよいが、本実施例に
おいては更にこのＴｉ層９の上にＳｉＯ₂ を低温プラズ
マＣＶＤ法により成膜して層間絶縁膜１２を形成した。
すなわちＴｉ層９は絶縁膜の一部としてゲート電極５を
覆うように残しておくことにした。そして一般的なＭＯ
ＳＴＦＴ素子の製造プロセスと同様に、レジストエッチ
バックによる平坦化を行なった後、ソース配線（図示省
略）とソース領域６、およびドレイン配線とドレイン領
域７それぞれとの接続を行なうためのコンタクトホール
をドライエッチングにより穿設し、そのコンタクトホー
ルを通してソース領域６、ドレイン領域７にそれぞれ接
続されるソース電極１３、ドレイン電極１４を各々形成
する。このソース電極１３及びドレイン電極１４はＡｌ
−Ｓｉをスパッタ法により成膜しこれをエッチングによ
りパターニングして形成した。前述のソース電極１３及
びドレイン電極１４をそれぞれ活性層２のソース領域６
及びドレイン領域７に接続するためのコンタクトホール
の穿設はドライエッチングを用いて約30％程度のオーバ
ーエッチングを行なったが、このようなオーバーエッチ
ングを行なっても活性層２のソース領域６及びドレイン
領域７いずれの領域においても活性層２自体の損失ある
いは消失現象は全く見受けられなかった。

【００３２】そしてこの後、さらにＰＳＧ膜あるいはＳ
ｉＮ_x 膜あるいはこれらの積層膜等を形成してパシベー
ション層を形成してもよい。このようにして本発明に係
るＴＦＴを得ることができる。

【００３３】上述のような製造プロセスによって基板上
に形成された本発明に係るＴＦＴの素子評価を行なっ
た。

【００３４】上述したような本発明に係るＴＦＴの、単
体としての静特性を見ると、全く正常な動作を示した。
またソース領域６、ドレイン領域７の上でのソース電極
１３、ドレイン電極１４との間のコンタクト抵抗による
動作特性の劣化（低下）はそれぞれ全く見受けられなか
った。

【００３５】このような本発明に係るＴＦＴの活性層２
の膜厚を種々変更して上述のような製造プロセスに従っ
て製造し、そのＴＦＴの動作特性を検証したが、動作特
性には異常は全く見受けられず、良好な素子動作が実現
できた。

【００３６】（実施例２）上述の第１の実施例のＴＦＴ
を、液晶表示装置の画素部スイッチング素子として用い
るとともに、ＴＦＴ基板の周囲に配設するいわゆる一体
型駆動回路として用いて、アクティブマトリックス型液
晶表示装置を形成した。そして本実施例では画素部スイ
ッチング素子としてはｎチャネルＴＦＴを、また一体型
駆動回路としてはｎ、ｐ両チャネルのＴＦＴとして形成
した。

【００３７】言うまでもなく、この第２の実施例のＴＦ
Ｔの活性層２やゲート絶縁層３、及び保護層１０、１１
の構造は、第１の実施例で詳述したＴＦＴと同様のもの
である。

【００３８】そして画素部スイッチング素子としてのＴ
ＦＴのソース領域６には表示信号電圧が印加される信号
線を接続し、一方ドレイン領域７にはＩＴＯ（酸化イン
ジウム錫）膜から形成された画素電極を接続した。また
液晶表示装置の動作を行なうために必要な一般的な補助
容量やブラックマトリックス等の各構成部材も配設し
た。このような本発明に係るＴＦＴを用いて形成された
液晶表示装置を実際に駆動して画面にテストパターンを
表示させ、その表示品質を検証したところ、液晶表示パ
ネルの画素数は200 万画素以上であったが、そのような
多画素で高精細な画面上に点欠陥や線欠陥等の不良は全
く見受けられず、本発明のＴＦＴを用いた液晶表示装置
の表示品位は従来の場合よりもさらに改善され、またそ
の製造プロセスにおけるコンタクトホールでのオーバー
エッチングの発生が解消されることが確認された。

【００３９】なお、以上の実施例においては保護層１０
及び保護層１１を形成する材料として、Ｔｉ層９と活性
層２の形成材料であるｐ−Ｓｉとの界面にシリサイド反
応によって形成されたシリサイド、つまりＴｉＳｉ_x を
用いたが、シリサイドを形成するための材料としてはこ
のようなＴｉのみには限定されないことは言うまでもな
い。この他にも例えば、Ｎｉ等の金属材料を用いても上
述の実施例と同様の効果が得られることは前述した通り
である。

【００４０】また、タングステンをＣＶＤ法で成膜する
と、シリコン半導体からなる活性層２上のみに選択的に
成長し、シリコン酸化膜上にはほとんど成長しないこと
が知られている。このような現象を応用して、マスク８
の材質としてＳｉＮ_x の代りにＳｉＯ₂ を用いるととも
に、Ｔｉ層９の代りにＷ（タングステン）を用いること
もできる。

【００４１】また、以上の実施例ではソース領域６及び
ドレイン領域７の上にチタンシリサイドを形成した際
に、シリサイド形成を促進するための活性層２へのさら
なるイオン注入等は特に行なわなかったが、場合によっ
てはソース領域６及びドレイン領域７表面にシリサイド
形成のためのイオン注入を行なうようにしてもよい。

【００４２】また、上記実施例においては、ゲート電極
５が活性層２よりも上層に形成された、いわゆるコプラ
ナ型のＴＦＴ（薄膜半導体装置）に本発明を適用した場
合について示したが、本発明の技術はこのようなコプラ
ナ型の場合のみには限定されないことは言うまでもな
い。

【００４３】この他にも、ゲート電極５が活性層２より
も下層に形成された、いわゆる逆スタガ型のＴＦＴにも
適用することができる。

【００４４】その他、本発明の要旨を逸脱しない範囲
で、本発明に係る薄膜半導体装置及びその製造方法に用
いる材料や成膜方法等を種々変更することが可能であ
る。

【００４５】

【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、特にＴＦＴ製造時の活性層のソース領域
及びドレイン領域に対して接続をとるためのコンタクト
ホールを穿設する際のエッチングによる活性層の損失及
び消失を防ぐとともに、そのようなソース領域及びドレ
イン領域でのコンタクト抵抗の低抵抗化を実現すること
を目的としている。

【図面の簡単な説明】

【図１】本発明に係る薄膜半導体装置の製造プロセスを
示す図である。

【図２】本発明に係る薄膜半導体装置の製造プロセスを
示す図である。

【符号の説明】

１…………石英基板、 ２…………活性層、 ３…………ゲート絶縁層、 ４…………チャネル領域、 ５…………ゲート電極、 ６…………ソース領域、 ７…………ドレイン領域、 ８…………マスク、 ９…………Ｔｉ層、 １０、１１…保護層、 １２…………層間絶縁層、 １３…………ソース電極、 １４…………ドレイン電極、

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ソース領域およびドレイン領域およびチ
   ャネル領域を有する活性層と、該活性層の少なくとも前
   記ソース領域および前記ドレイン領域を覆うように形成
   された層間絶縁層と、該層間絶縁層に穿設され、前記活
   性層の前記ソース領域および前記ドレイン領域の少なく
   とも一部分をそれぞれ露出させるコンタクトホールと、
   前記コンタクトホールを通って前記ソース領域および前
   記ドレイン領域にそれぞれ接続されるソース電極および
   ドレイン電極を備えた薄膜半導体装置において、 前記活性層の少なくとも前記コンタクトホールによって
   前記層間絶縁層から露出する部分を被覆するようにシリ
   コン系合金または高融点金属を材料として形成された保
   護層を具備することを特徴とする薄膜半導体装置。
2. 【請求項２】 請求項１記載の薄膜半導体装置におい
   て、 前記保護層が、チタン、ニッケル、タングステン、モリ
   ブデンのうち少なくとも 1種類の金属を含むシリサイド
   を材料として形成されていることを特徴とする薄膜半導
   体装置。
3. 【請求項３】 ソース領域およびドレイン領域およびチ
   ャネル領域を有する活性層を形成する工程と、前記活性
   層の少なくとも前記ソース領域および前記ドレイン領域
   を覆うように層間絶縁層を形成する工程と、前記層間絶
   縁層に、前記活性層の前記ソース領域および前記ドレイ
   ン領域の少なくとも一部分をそれぞれ露出させるコンタ
   クトホールを穿設する工程と、前記コンタクトホールを
   通って前記ソース領域および前記ドレイン領域にそれぞ
   れ接続されるソース電極およびドレイン電極を形成する
   工程とを備えた薄膜半導体装置の製造方法において、 前記活性層の前記のソース領域および前記ドレイン領域
   の少なくとも一部を被覆するようにシリコン系合金また
   は高融点金属または高融点金属とシリコンとの合金を材
   料として保護層を形成する工程と、 前記活性層および前記保護層を覆うように層間絶縁層を
   形成する工程と、 前記ソース領域上および前記ドレイン領域上のそれぞれ
   の保護層の少なくとも一部を露出するように前記層間絶
   縁層にコンタクトホールを穿設する工程と、 前記コンタクトホールを通って前記ソース領域上および
   前記ドレイン領域上のそれぞれの保護層に接触するソー
   ス電極およびドレイン電極を各々形成する工程と、 を具備することを特徴とする薄膜半導体装置の製造方
   法。
4. 【請求項４】 請求項３記載の薄膜半導体装置の製造方
   法において、 前記活性層を、多結晶シリコン膜を材料として形成する
   工程と、 前記活性層の前記ソース領域上および前記ドレイン領域
   上に、それぞれチタン、ニッケル、タングステン、モリ
   ブデンのうち少なくとも 1種類の金属を材料として金属
   層を形成し加熱処理を施して、前記金属層の金属と前記
   活性層の多結晶シリコンとを反応させてシリサイド化し
   て前記保護層を形成する工程と、を具備することを特徴
   とする薄膜半導体装置の製造方法。