JP2001264813A - 液晶表示装置および液晶表示装置の製造方法 - Google Patents
液晶表示装置および液晶表示装置の製造方法Info
- Publication number
- JP2001264813A JP2001264813A JP2000080241A JP2000080241A JP2001264813A JP 2001264813 A JP2001264813 A JP 2001264813A JP 2000080241 A JP2000080241 A JP 2000080241A JP 2000080241 A JP2000080241 A JP 2000080241A JP 2001264813 A JP2001264813 A JP 2001264813A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor layer
- source
- etching
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 多結晶体シリコン膜と確実にコンタクトをと
ることができるコンタクトホールを開口できる、高表示
品位の液晶表示装置とその製造方法を提供する。 【解決手段】 第１のエッチング条件によって層間絶縁
膜を開口する第１開口工程と、第２のエッチング条件に
よって半導体層を露出させる第２開口工程とを有し、第
１のエッチング条件では、第２のエッチング条件よりも
層間絶縁膜を開口するエッチング速度が大きく、第２の
エッチング条件では、ゲート絶縁膜の半導体層に対する
エッチング選択比が第１のエッチング条件よりも大き
い。
ることができるコンタクトホールを開口できる、高表示
品位の液晶表示装置とその製造方法を提供する。 【解決手段】 第１のエッチング条件によって層間絶縁
膜を開口する第１開口工程と、第２のエッチング条件に
よって半導体層を露出させる第２開口工程とを有し、第
１のエッチング条件では、第２のエッチング条件よりも
層間絶縁膜を開口するエッチング速度が大きく、第２の
エッチング条件では、ゲート絶縁膜の半導体層に対する
エッチング選択比が第１のエッチング条件よりも大き
い。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
(TFT:Thin Film Transistor)を含むアクティブマトリッ
クス方式の液晶表示装置およびその製造方法に関する。
(TFT:Thin Film Transistor)を含むアクティブマトリッ
クス方式の液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、多結晶体シリコンのＴＦＴを用い
た液晶表示装置の開発が推進されている。多結晶体シリ
コンのＴＦＴは従来のアモルファスシリコンのＴＦＴに
比べて高精細のパネルが形成できること、駆動回路領域
と画素領域とを一体形成できること、駆動回路チップや
実装のコストが不要となり低コストが可能になること等
の利点をもたらす。この多結晶体シリコンはアモルファ
スシリコンに対してレーザ結晶化技術を適用する低温ポ
リシリコン化プロセスによる得ることができる。このレ
ーザ結晶化技術は、大型ガラス基板上に形成されたアモ
ルファスシリコンに対して適用できるので、大型化が容
易であり、かつ安価であるため、開発が急ピッチで進め
られている。つぎにＴＦＴおよび容量を備えたアクティ
ブマトリックス方式の液晶表示装置の従来の製造方法に
ついて図２２を用いて説明する。図２２は液晶表示装置
のＴＦＴ（ｎ型またはｐ型）の断面図である。
た液晶表示装置の開発が推進されている。多結晶体シリ
コンのＴＦＴは従来のアモルファスシリコンのＴＦＴに
比べて高精細のパネルが形成できること、駆動回路領域
と画素領域とを一体形成できること、駆動回路チップや
実装のコストが不要となり低コストが可能になること等
の利点をもたらす。この多結晶体シリコンはアモルファ
スシリコンに対してレーザ結晶化技術を適用する低温ポ
リシリコン化プロセスによる得ることができる。このレ
ーザ結晶化技術は、大型ガラス基板上に形成されたアモ
ルファスシリコンに対して適用できるので、大型化が容
易であり、かつ安価であるため、開発が急ピッチで進め
られている。つぎにＴＦＴおよび容量を備えたアクティ
ブマトリックス方式の液晶表示装置の従来の製造方法に
ついて図２２を用いて説明する。図２２は液晶表示装置
のＴＦＴ（ｎ型またはｐ型）の断面図である。
【０００３】まず、ガラス基板１０１の表面に下地膜１
０２としてシリコン窒化膜とシリコン酸化膜との２層膜
を形成した後、連続してその上にアモルファスシリコン
膜を形成する。アモルファスシリコン膜の膜厚は５０ｎ
ｍ程度とする。次に、エキシマレーザを用いてトランジ
スタのチャネル部をアニールして多結晶体シリコンとし
た後、ドライエッチングによりチャネル部１０３をパタ
ーニングして形成する。以後の説明で、「チャネル部」
はＴＦＴが形成されるパターニングされた半導体層をさ
し、「チャネル領域」はソース、ドレイン領域ではさま
れるチャネル部の中央に位置する領域をさす。次に、ゲ
ート絶縁膜１０４として、例えばTEOS(Tetra Ethyl Ort
ho Silicate) PECVD(Plasma Enhanced Chemical Vapor
Deposition)によりシリコン酸化膜を膜厚７０ｎｍ程度
形成した後、例えばＣｒ膜を成膜し、次いでパターニン
グしてゲート電極１０５を形成する。その後、画素領域
および駆動回路領域のｎ型ＴＦＴのソース、ドレイン領
域にはリンイオンを、また駆動回路領域のｐ型ＴＦＴの
ソース、ドレイン領域にはボロンイオンを、それぞれ別
々のプロセスで注入する。続いて、層間絶縁膜１０６と
して、TEOS PECVDによりシリコン酸化膜を膜厚５００ｎ
ｍ程度形成した後、４００℃で活性化アニール処理を行
う。この後、ソース、ドレイン領域１０３ａ，１０３ｂ
の上の層間絶縁膜１０６およびゲート絶縁膜１０４にコ
ンタクトホール１１０をドライエッチングにより開口す
る。その後、そのコンタクトホール１１０を充填するよ
うにＣｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ程
度スパッタにより成膜し、次いで、パターニングしてソ
ース、ドレイン電極１０８，１０９を形成する。この
後、この基板を水素プラズマ中に入れ、半導体層の多結
晶体シリコン膜の水素化処理を行い、移動度等の特性の
向上と安定化を行う。この後、シリコン窒化膜等により
絶縁膜１１１を形成する。駆動回路領域では、上記のプ
ロセスで作製したｎ型ＴＦＴとｐ型ＴＦＴとを組み合わ
せてＣＭＯＳ(Complementary Metal Oxide Semiconduct
or)回路を構成して駆動回路を形成する。一方、画素領
域では、ｎ型ＴＦＴと画素電極とを接続して表示画素を
形成する。この画素領域と駆動回路領域とは、共通の１
つの基板(下部基板）上に形成されている。カラーフィ
ルタが貼り付けられ対向電極および配向層が形成された
上部ガラス基板と，同じく配向層が形成された上記基板
１０１とは、配向層どうしを対面させ一定のギャップを
とって結合され、上記ギャップ内に液晶を封入すること
により液晶表示装置が完成される。
０２としてシリコン窒化膜とシリコン酸化膜との２層膜
を形成した後、連続してその上にアモルファスシリコン
膜を形成する。アモルファスシリコン膜の膜厚は５０ｎ
ｍ程度とする。次に、エキシマレーザを用いてトランジ
スタのチャネル部をアニールして多結晶体シリコンとし
た後、ドライエッチングによりチャネル部１０３をパタ
ーニングして形成する。以後の説明で、「チャネル部」
はＴＦＴが形成されるパターニングされた半導体層をさ
し、「チャネル領域」はソース、ドレイン領域ではさま
れるチャネル部の中央に位置する領域をさす。次に、ゲ
ート絶縁膜１０４として、例えばTEOS(Tetra Ethyl Ort
ho Silicate) PECVD(Plasma Enhanced Chemical Vapor
Deposition)によりシリコン酸化膜を膜厚７０ｎｍ程度
形成した後、例えばＣｒ膜を成膜し、次いでパターニン
グしてゲート電極１０５を形成する。その後、画素領域
および駆動回路領域のｎ型ＴＦＴのソース、ドレイン領
域にはリンイオンを、また駆動回路領域のｐ型ＴＦＴの
ソース、ドレイン領域にはボロンイオンを、それぞれ別
々のプロセスで注入する。続いて、層間絶縁膜１０６と
して、TEOS PECVDによりシリコン酸化膜を膜厚５００ｎ
ｍ程度形成した後、４００℃で活性化アニール処理を行
う。この後、ソース、ドレイン領域１０３ａ，１０３ｂ
の上の層間絶縁膜１０６およびゲート絶縁膜１０４にコ
ンタクトホール１１０をドライエッチングにより開口す
る。その後、そのコンタクトホール１１０を充填するよ
うにＣｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ程
度スパッタにより成膜し、次いで、パターニングしてソ
ース、ドレイン電極１０８，１０９を形成する。この
後、この基板を水素プラズマ中に入れ、半導体層の多結
晶体シリコン膜の水素化処理を行い、移動度等の特性の
向上と安定化を行う。この後、シリコン窒化膜等により
絶縁膜１１１を形成する。駆動回路領域では、上記のプ
ロセスで作製したｎ型ＴＦＴとｐ型ＴＦＴとを組み合わ
せてＣＭＯＳ(Complementary Metal Oxide Semiconduct
or)回路を構成して駆動回路を形成する。一方、画素領
域では、ｎ型ＴＦＴと画素電極とを接続して表示画素を
形成する。この画素領域と駆動回路領域とは、共通の１
つの基板(下部基板）上に形成されている。カラーフィ
ルタが貼り付けられ対向電極および配向層が形成された
上部ガラス基板と，同じく配向層が形成された上記基板
１０１とは、配向層どうしを対面させ一定のギャップを
とって結合され、上記ギャップ内に液晶を封入すること
により液晶表示装置が完成される。
【０００４】
【発明が解決しようとする課題】低温多結晶体シリコン
のＴＦＴでは一体化した駆動回路の能力に余裕がなく、
配線間または遮光層との間の容量を小さくするために層
間絶縁膜を厚くする必要がある。また、多結晶体シリコ
ン膜は、画素領域のＴＦＴのチャネルとして使用しオフ
電流を充分低くするために、その膜厚を充分薄くする必
要がある。すなわち、駆動回路一体型の液晶表示装置に
おいては、層間絶縁膜を非常に厚くして、かつ多結晶体
シリコン膜は非常に薄くする必要がある。この厚い層間
絶縁膜と薄い多結晶体シリコン膜との条件が満たされな
いと、画面の表示品位は劣化してしまう。
のＴＦＴでは一体化した駆動回路の能力に余裕がなく、
配線間または遮光層との間の容量を小さくするために層
間絶縁膜を厚くする必要がある。また、多結晶体シリコ
ン膜は、画素領域のＴＦＴのチャネルとして使用しオフ
電流を充分低くするために、その膜厚を充分薄くする必
要がある。すなわち、駆動回路一体型の液晶表示装置に
おいては、層間絶縁膜を非常に厚くして、かつ多結晶体
シリコン膜は非常に薄くする必要がある。この厚い層間
絶縁膜と薄い多結晶体シリコン膜との条件が満たされな
いと、画面の表示品位は劣化してしまう。
【０００５】上記の構造のＴＦＴにソース、ドレイン電
極形成用のコンタクトホールをドライエッチングによっ
て開口する場合、次のようなエッチングを行うことにな
る。すなわち、層間絶縁膜とゲート絶縁膜の合計厚さ約
６００ｎｍ程度を基板内の上記絶縁膜の厚さばらつきを
考慮してエッチングして開口し、コンタクトホール底部
に厚さ５０ｎｍ程度の薄い多結晶体シリコン表面を露出
させるエッチングを行う。このエッチングを薄い多結晶
体シリコンを突き抜けずに行うためには、絶縁膜の多結
晶体シリコンに対する高いエッチング選択比が必須とな
る。現状のエッチングにおけるエッチング選択比は充分
大きくなく、またエッチングのばらつき発生の程度か
ら、それほど大きなオーバーエッチングを行うことはで
きない。このため、エッチングを阻害する反応生成物等
が付着した場合には、エッチングのマージンが少ないの
でエッチング不足を生じやすい。この結果、液晶表示装
置の製造の際、表面状況により数画素レベル単位の局所
的なコンタクトホール未開口部が発生し、歩留り低下を
生じていた。
極形成用のコンタクトホールをドライエッチングによっ
て開口する場合、次のようなエッチングを行うことにな
る。すなわち、層間絶縁膜とゲート絶縁膜の合計厚さ約
６００ｎｍ程度を基板内の上記絶縁膜の厚さばらつきを
考慮してエッチングして開口し、コンタクトホール底部
に厚さ５０ｎｍ程度の薄い多結晶体シリコン表面を露出
させるエッチングを行う。このエッチングを薄い多結晶
体シリコンを突き抜けずに行うためには、絶縁膜の多結
晶体シリコンに対する高いエッチング選択比が必須とな
る。現状のエッチングにおけるエッチング選択比は充分
大きくなく、またエッチングのばらつき発生の程度か
ら、それほど大きなオーバーエッチングを行うことはで
きない。このため、エッチングを阻害する反応生成物等
が付着した場合には、エッチングのマージンが少ないの
でエッチング不足を生じやすい。この結果、液晶表示装
置の製造の際、表面状況により数画素レベル単位の局所
的なコンタクトホール未開口部が発生し、歩留り低下を
生じていた。
【０００６】一方、エッチング選択比のみを重視したエ
ッチングを行うと、非常に厚い絶縁膜の開口に長時間を
要し、生産性を大きく劣化させてしまう。
ッチングを行うと、非常に厚い絶縁膜の開口に長時間を
要し、生産性を大きく劣化させてしまう。
【０００７】そこで、本発明は、非常に厚い層間絶縁膜
および非常に薄い多結晶体シリコン層を有する駆動回路
一体型液晶表示装置において、多結晶体シリコン膜と確
実にコンタクトをとることができるコンタクトホールを
能率的に開口することができる液晶表示装置およびその
製造方法を提供することを目的とする。
および非常に薄い多結晶体シリコン層を有する駆動回路
一体型液晶表示装置において、多結晶体シリコン膜と確
実にコンタクトをとることができるコンタクトホールを
能率的に開口することができる液晶表示装置およびその
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の液晶表示装置
の製造方法は、ＴＦＴを含む駆動回路一体型の液晶表示
装置の製造方法である。この製造方法は、ソース、ドレ
イン領域とチャネル領域とを有するＴＦＴの半導体層を
基板の上に形成する工程と、半導体層および基板の上を
覆うゲート絶縁膜を形成する工程と、チャネル領域の上
方のゲート絶縁膜に接する部分にゲート電極を形成する
工程と、ゲート絶縁膜およびゲート電極を覆う層間絶縁
膜を形成する工程と、ソース、ドレイン領域の上の層間
絶縁膜およびゲート絶縁膜に当該ソース、ドレイン領域
に達するコンタクトホールを開口する工程とを備える。
そして、コンタクトホールを開口する工程は、第１のエ
ッチング条件によって層間絶縁膜を実質的に開口する第
１開口工程と、第２のエッチング条件によって半導体層
をコンタクトホール底部に実質的に露出させる第２開口
工程とを有し、第１のエッチング条件では、第２のエッ
チング条件よりもエッチング速度が大きく、第２のエッ
チング条件では、半導体層の上に接する絶縁膜の半導体
層に対するエッチング選択比が第１のエッチング条件よ
りも大きい。
の製造方法は、ＴＦＴを含む駆動回路一体型の液晶表示
装置の製造方法である。この製造方法は、ソース、ドレ
イン領域とチャネル領域とを有するＴＦＴの半導体層を
基板の上に形成する工程と、半導体層および基板の上を
覆うゲート絶縁膜を形成する工程と、チャネル領域の上
方のゲート絶縁膜に接する部分にゲート電極を形成する
工程と、ゲート絶縁膜およびゲート電極を覆う層間絶縁
膜を形成する工程と、ソース、ドレイン領域の上の層間
絶縁膜およびゲート絶縁膜に当該ソース、ドレイン領域
に達するコンタクトホールを開口する工程とを備える。
そして、コンタクトホールを開口する工程は、第１のエ
ッチング条件によって層間絶縁膜を実質的に開口する第
１開口工程と、第２のエッチング条件によって半導体層
をコンタクトホール底部に実質的に露出させる第２開口
工程とを有し、第１のエッチング条件では、第２のエッ
チング条件よりもエッチング速度が大きく、第２のエッ
チング条件では、半導体層の上に接する絶縁膜の半導体
層に対するエッチング選択比が第１のエッチング条件よ
りも大きい。
【０００９】上記構成により、層間絶縁膜を開口する工
程ではエッチング速度を重視して非常に厚い層間絶縁膜
を短時間でエッチングして開口することができる。ま
た、半導体層を露出する工程では、半導体層のエッチン
グ速度に比して絶縁膜のエッチング速度が大きいエッチ
ング条件を採用して、半導体層を突き抜けることなく、
確実に絶縁膜や再付着物等を除去して半導体を露出させ
ることができる。この結果、薄い半導体層と厚い層間絶
縁膜とにより、低いオフ電流と小さい配線間容量、遮光
層との容量形成防止を達成することができるので、高い
表示品位を確保することができる。また、上記品質を確
保する構造とした上で、短時間の製造時間でソース、ド
レイン電極のコンタクトを確実にとり、液晶表示装置の
製造歩留りの低下を防止できるので、製造コストを低減
させることが可能となる。
程ではエッチング速度を重視して非常に厚い層間絶縁膜
を短時間でエッチングして開口することができる。ま
た、半導体層を露出する工程では、半導体層のエッチン
グ速度に比して絶縁膜のエッチング速度が大きいエッチ
ング条件を採用して、半導体層を突き抜けることなく、
確実に絶縁膜や再付着物等を除去して半導体を露出させ
ることができる。この結果、薄い半導体層と厚い層間絶
縁膜とにより、低いオフ電流と小さい配線間容量、遮光
層との容量形成防止を達成することができるので、高い
表示品位を確保することができる。また、上記品質を確
保する構造とした上で、短時間の製造時間でソース、ド
レイン電極のコンタクトを確実にとり、液晶表示装置の
製造歩留りの低下を防止できるので、製造コストを低減
させることが可能となる。
【００１０】請求項２の液晶表示装置の製造方法では、
請求項１の製造方法において、層間絶縁膜およびゲート
絶縁膜の厚さの合計Ｄが５００ｎｍ以上あり、チャネル
領域の厚さｄ1が１００ｎｍ以下であり、（Ｄ／ｄ1）が
１０以上である。
請求項１の製造方法において、層間絶縁膜およびゲート
絶縁膜の厚さの合計Ｄが５００ｎｍ以上あり、チャネル
領域の厚さｄ1が１００ｎｍ以下であり、（Ｄ／ｄ1）が
１０以上である。
【００１１】上記の構成により、確実に配線間容量を低
減することができ、またオフ電流を低下させることがで
きるので、高い表示品位を確保することができる。
減することができ、またオフ電流を低下させることがで
きるので、高い表示品位を確保することができる。
【００１２】請求項３の液晶表示装置の製造方法では、
請求項１または２の製造方法において、第２のエッチン
グ条件では、半導体層の上に接する絶縁膜の半導体層に
対するエッチング選択比を(Ｄ／ｄ1）以上とする。
請求項１または２の製造方法において、第２のエッチン
グ条件では、半導体層の上に接する絶縁膜の半導体層に
対するエッチング選択比を(Ｄ／ｄ1）以上とする。
【００１３】このエッチング条件により、半導体層が薄
くても突き抜けることなく、上記絶縁膜の再付着物を除
去して確実に半導体層を露出させることができる。
くても突き抜けることなく、上記絶縁膜の再付着物を除
去して確実に半導体層を露出させることができる。
【００１４】請求項４の液晶表示装置の製造方法では、
請求項１〜３のいずれかの製造方法において、第２開口
工程では、コンタクトホール底部下の半導体層の厚さを
１／２以上残して該半導体層をエッチングする。
請求項１〜３のいずれかの製造方法において、第２開口
工程では、コンタクトホール底部下の半導体層の厚さを
１／２以上残して該半導体層をエッチングする。
【００１５】上記のエッチングにより、半導体層を突き
抜けることなく余裕をもって確実に半導体層のソース、
ドレイン領域とソース、ドレイン領域とのコンタクトを
とることができる。
抜けることなく余裕をもって確実に半導体層のソース、
ドレイン領域とソース、ドレイン領域とのコンタクトを
とることができる。
【００１６】請求項５の液晶表示装置の製造方法では、
請求項１〜４のいずれかの製造方法において、第２開口
工程では、ウエットエッチングによりエッチングを行
う。
請求項１〜４のいずれかの製造方法において、第２開口
工程では、ウエットエッチングによりエッチングを行
う。
【００１７】ウエットエッチングのエッチャントには、
絶縁膜の半導体層に対するエッチング選択比がきわめて
大きいものがある。例えば、ＨＦ系のエッチャントはシ
リコン酸化膜の多結晶体シリコンに対するエッチング選
択比がきわめて大きく、１００を超えるエッチング選択
比を有する。このため、第２開口工程において、シリコ
ン酸化膜や付着物の除去を充分行い、多結晶体シリコン
表面を露出させても、多結晶体シリコンがエッチされる
量は非常に小さく、突き抜け等が生じる可能性はなくな
る。ウエットエッチングでは、コンタクトホールの軸線
を含む断面上でコンタクトホール内面が滑らかな曲線を
えがいて半導体層に接する。
絶縁膜の半導体層に対するエッチング選択比がきわめて
大きいものがある。例えば、ＨＦ系のエッチャントはシ
リコン酸化膜の多結晶体シリコンに対するエッチング選
択比がきわめて大きく、１００を超えるエッチング選択
比を有する。このため、第２開口工程において、シリコ
ン酸化膜や付着物の除去を充分行い、多結晶体シリコン
表面を露出させても、多結晶体シリコンがエッチされる
量は非常に小さく、突き抜け等が生じる可能性はなくな
る。ウエットエッチングでは、コンタクトホールの軸線
を含む断面上でコンタクトホール内面が滑らかな曲線を
えがいて半導体層に接する。
【００１８】請求項６の液晶表示装置の製造方法では、
請求項５の製造方法でレジストを付けたままウエットエ
ッチングを行う場合において、アッシングによりレジス
トを後退させた後にウエットエッチングを行う。
請求項５の製造方法でレジストを付けたままウエットエ
ッチングを行う場合において、アッシングによりレジス
トを後退させた後にウエットエッチングを行う。
【００１９】ウエットエッチングを行う場合は、レジス
ト下面に接する層間絶縁膜の角部はエッチングされず、
その下側がえぐられるようにエッチングされるので、コ
ンタクトホールのトップにあごができる問題がある。こ
れを防止するために、アッシングによってレジストを後
退させてからウエットエッチングを行うことにより、上
記あごの発生を防ぐことができる。上記後退レジストの
ウエトエッチングにより、やや上広のコンタクトホール
ができるが、問題はまったく生じない。
ト下面に接する層間絶縁膜の角部はエッチングされず、
その下側がえぐられるようにエッチングされるので、コ
ンタクトホールのトップにあごができる問題がある。こ
れを防止するために、アッシングによってレジストを後
退させてからウエットエッチングを行うことにより、上
記あごの発生を防ぐことができる。上記後退レジストの
ウエトエッチングにより、やや上広のコンタクトホール
ができるが、問題はまったく生じない。
【００２０】請求項７の液晶表示装置の製造方法では、
請求項１〜４のいずれかの製造方法において、ゲート電
極の形成後であって、層間絶縁膜の形成前に、ゲート絶
縁膜を介してソース、ドレイン領域に不純物を打ち込む
工程と、その不純物打込み工程の後にゲート電極下以外
の領域のゲート絶縁膜を除去する工程とを有し、層間絶
縁膜は前記ゲート電極、ソース、ドレイン領域および基
板の上を覆って形成され、開口工程において、エッチン
グ排気中の不純物をモニタし、その不純物が増大した時
点を、そのエッチングが層間絶縁膜からソース、ドレイ
ン領域にかかった時点と判断して、エッチング条件を変
更する。
請求項１〜４のいずれかの製造方法において、ゲート電
極の形成後であって、層間絶縁膜の形成前に、ゲート絶
縁膜を介してソース、ドレイン領域に不純物を打ち込む
工程と、その不純物打込み工程の後にゲート電極下以外
の領域のゲート絶縁膜を除去する工程とを有し、層間絶
縁膜は前記ゲート電極、ソース、ドレイン領域および基
板の上を覆って形成され、開口工程において、エッチン
グ排気中の不純物をモニタし、その不純物が増大した時
点を、そのエッチングが層間絶縁膜からソース、ドレイ
ン領域にかかった時点と判断して、エッチング条件を変
更する。
【００２１】上記のように、不純物をモニタすることに
より高速エッチングにより層間絶縁物をエッチングして
も半導体層にかかったことを正確に知ることができる。
このため、半導体層をエッチングして突き抜けたり、不
必要に厚い層間絶縁膜を残したまま第１開口工程を終了
することがなくなる。このため、コンタクトホール開口
工程を高能率化でき、かつ歩留り低下を防止することが
可能となる。
より高速エッチングにより層間絶縁物をエッチングして
も半導体層にかかったことを正確に知ることができる。
このため、半導体層をエッチングして突き抜けたり、不
必要に厚い層間絶縁膜を残したまま第１開口工程を終了
することがなくなる。このため、コンタクトホール開口
工程を高能率化でき、かつ歩留り低下を防止することが
可能となる。
【００２２】請求項８の液晶表示装置の製造方法では、
請求項１〜４のいずれかの製造方法において、半導体層
形成の工程において、チャネル領域の半導体層の厚さを
ソース、ドレイン領域の半導体層の厚さよりも薄く形成
する。
請求項１〜４のいずれかの製造方法において、半導体層
形成の工程において、チャネル領域の半導体層の厚さを
ソース、ドレイン領域の半導体層の厚さよりも薄く形成
する。
【００２３】オフ電流は、主にチャネル領域の半導体層
の厚さによって決まるので、上記の構成により、オフ電
流を低くすることができる。また、コンタクトホール底
部の半導体層の厚さを厚くすることにより、厚い絶縁膜
へのコンタクトホールの開口を高速のエッチング条件で
行っても、半導体層の突抜け防止を余裕をもって行い、
確実にコンタクトをとることが可能となる。
の厚さによって決まるので、上記の構成により、オフ電
流を低くすることができる。また、コンタクトホール底
部の半導体層の厚さを厚くすることにより、厚い絶縁膜
へのコンタクトホールの開口を高速のエッチング条件で
行っても、半導体層の突抜け防止を余裕をもって行い、
確実にコンタクトをとることが可能となる。
【００２４】請求項９の液晶表示装置の製造方法では、
請求項８の製造方法での半導体層の形成にレジストを用
いる工程において、半導体層のパターニングに用いたレ
ジストのソース、ドレイン領域の上の部分を残し、チャ
ネル領域の上のレジストの部分を除去した後に、チャネ
ル領域の半導体層をエッチングする。
請求項８の製造方法での半導体層の形成にレジストを用
いる工程において、半導体層のパターニングに用いたレ
ジストのソース、ドレイン領域の上の部分を残し、チャ
ネル領域の上のレジストの部分を除去した後に、チャネ
ル領域の半導体層をエッチングする。
【００２５】上記の構成により、薄膜トランジスタの半
導体層をパターニングしたレジストをそのまま用いてチ
ャネル領域の膜厚が薄く、ソース、ドレイン領域の膜厚
が厚い半導体層を、安価、簡便に形成することができ
る。なお、アッシングによってチャネル領域の上のレジ
スト部分を削除するためには、レジストはチャネル領域
の部分のみ、ソース、ドレイン領域に比べて薄く形成さ
れている必要がある。このようなレジスト形状にするた
めには、チャネル部全体のパターニングのためのレジス
トを形成するマスクと、チャネル部のうちのチャネル領
域の部分のみ透明なマスクとの２種類を準備して、各マ
スクを用いて２回の露光により行うことができる。ま
た、チャネル部のうちチャネル領域は半透明で、ソー
ス、ドレイン領域は不透明で、それ以外の領域は透明な
マスクを用いて、１回の露光で上記レジストを形成する
こともできる。
導体層をパターニングしたレジストをそのまま用いてチ
ャネル領域の膜厚が薄く、ソース、ドレイン領域の膜厚
が厚い半導体層を、安価、簡便に形成することができ
る。なお、アッシングによってチャネル領域の上のレジ
スト部分を削除するためには、レジストはチャネル領域
の部分のみ、ソース、ドレイン領域に比べて薄く形成さ
れている必要がある。このようなレジスト形状にするた
めには、チャネル部全体のパターニングのためのレジス
トを形成するマスクと、チャネル部のうちのチャネル領
域の部分のみ透明なマスクとの２種類を準備して、各マ
スクを用いて２回の露光により行うことができる。ま
た、チャネル部のうちチャネル領域は半透明で、ソー
ス、ドレイン領域は不透明で、それ以外の領域は透明な
マスクを用いて、１回の露光で上記レジストを形成する
こともできる。
【００２６】請求項１０の液晶表示装置の製造方法は、
ＴＦＴを含む駆動回路一体型の液晶表示装置の製造方法
である。この製造方法は、ソース、ドレイン領域とチャ
ネル領域とを有するＴＦＴの半導体層を基板の上に形成
する工程と、半導体層および基板の上を覆うゲート絶縁
膜を形成する工程と、チャネル領域の上方のゲート絶縁
膜に接する部分にゲート電極を形成する工程と、ゲート
絶縁膜およびゲート電極を覆う層間絶縁膜を形成する工
程と、層間絶縁膜およびゲート絶縁膜に半導体層のソー
ス、ドレイン領域に達するコンタクトホールを開口する
工程とを備える。そして、コンタクトホールを開口する
工程では、レジストを後退させながら層間絶縁膜、ゲー
ト絶縁膜および半導体層に対してエッチングを行い、半
導体層の端面をテーパ状にコンタクトホール底部に露出
させる。
ＴＦＴを含む駆動回路一体型の液晶表示装置の製造方法
である。この製造方法は、ソース、ドレイン領域とチャ
ネル領域とを有するＴＦＴの半導体層を基板の上に形成
する工程と、半導体層および基板の上を覆うゲート絶縁
膜を形成する工程と、チャネル領域の上方のゲート絶縁
膜に接する部分にゲート電極を形成する工程と、ゲート
絶縁膜およびゲート電極を覆う層間絶縁膜を形成する工
程と、層間絶縁膜およびゲート絶縁膜に半導体層のソー
ス、ドレイン領域に達するコンタクトホールを開口する
工程とを備える。そして、コンタクトホールを開口する
工程では、レジストを後退させながら層間絶縁膜、ゲー
ト絶縁膜および半導体層に対してエッチングを行い、半
導体層の端面をテーパ状にコンタクトホール底部に露出
させる。
【００２７】上記の半導体層は、主に突き抜けてエッチ
ングされていることを想定しているが、突き抜けてエッ
チングされていなくてもよい。コンタクトホール底部に
おいて、ソース、ドレイン電極はテーパ状にエッチング
された端面とコンタクトをとることができる。このとき
のコンタクト面はコンタクトホール底部全面よりは小さ
い場合が殆どなので、コンタクト抵抗は少し上昇する
が、実用上、問題になるレベルではない。上記のコンタ
クトホール開口では、途中でエッチング条件を変える必
要がないので、開口工程の時間短縮をはかり能率向上を
得ることが可能となる。
ングされていることを想定しているが、突き抜けてエッ
チングされていなくてもよい。コンタクトホール底部に
おいて、ソース、ドレイン電極はテーパ状にエッチング
された端面とコンタクトをとることができる。このとき
のコンタクト面はコンタクトホール底部全面よりは小さ
い場合が殆どなので、コンタクト抵抗は少し上昇する
が、実用上、問題になるレベルではない。上記のコンタ
クトホール開口では、途中でエッチング条件を変える必
要がないので、開口工程の時間短縮をはかり能率向上を
得ることが可能となる。
【００２８】請求項１１の液晶表示装置の製造方法で
は、請求項１０の製造方法において、コンタクトホール
開口工程では、エッチングに用いるガス中の酸素を７０
ｓｃｃｍ(standard cubic cm/min)以上とする。
は、請求項１０の製造方法において、コンタクトホール
開口工程では、エッチングに用いるガス中の酸素を７０
ｓｃｃｍ(standard cubic cm/min)以上とする。
【００２９】エッチングガス中の酸素流量を多くするこ
とにより、レジストはアッシングされて後退し、コンタ
クトホール底部にテーパ状端面を露出させることが容易
になる。
とにより、レジストはアッシングされて後退し、コンタ
クトホール底部にテーパ状端面を露出させることが容易
になる。
【００３０】請求項１２の液晶表示装置の製造方法で
は、請求項１０または１１の製造方法において、開口工
程に引き続いて、ウエットエッチングによりテーパ状端
面に連なる半導体層の上面をエッチングして当該上面部
をもコンタクトホール底部に露出させる。
は、請求項１０または１１の製造方法において、開口工
程に引き続いて、ウエットエッチングによりテーパ状端
面に連なる半導体層の上面をエッチングして当該上面部
をもコンタクトホール底部に露出させる。
【００３１】この構成により、テーパ状端面のみなら
ず、そのテーパ状端面に連なる半導体層上面部もコンタ
クトに与るので、コンタクトをより確実にすることがで
きる。
ず、そのテーパ状端面に連なる半導体層上面部もコンタ
クトに与るので、コンタクトをより確実にすることがで
きる。
【００３２】請求項１３の液晶表示装置の製造方法で
は、請求項１〜１２のいずれかの製造方法において、コ
ンタクトホールを開口する工程において、エッチングの
排気中の酸素をモニタして、排気中の酸素量の大小によ
りエッチングの進行段階を検知して、エッチング条件を
変更する。
は、請求項１〜１２のいずれかの製造方法において、コ
ンタクトホールを開口する工程において、エッチングの
排気中の酸素をモニタして、排気中の酸素量の大小によ
りエッチングの進行段階を検知して、エッチング条件を
変更する。
【００３３】絶縁膜にはシリコン酸化物などの酸化物が
用いられる場合が多く、また半導体層は酸素を含まな
い。このような場合、エッチングの排気中の酸素をモニ
タすることにより、酸素量が減少した時点を酸素を含む
絶縁膜のエッチングが終了した時点として知ることがで
きる。
用いられる場合が多く、また半導体層は酸素を含まな
い。このような場合、エッチングの排気中の酸素をモニ
タすることにより、酸素量が減少した時点を酸素を含む
絶縁膜のエッチングが終了した時点として知ることがで
きる。
【００３４】請求項１４の液晶表示装置は、ＴＦＴを有
する駆動回路一体型の液晶表示装置である。この装置
は、基板の上に形成された、ソース、ドレイン領域とチ
ャネル領域とを有するＴＦＴの半導体層と、半導体層を
覆うゲート絶縁膜と、半導体層におけるチャネル領域の
上方においてゲート絶縁膜に接するゲート電極と、ゲー
ト絶縁膜およびゲート電極を覆う層間絶縁膜と、ソー
ス、ドレイン領域上のゲート絶縁膜および層間絶縁膜に
開口されたコンタクトホール底部でソース、ドレイン領
域に接し、層間絶縁膜の上に位置する導電膜（ソース、
ドレイン電極）とを備えている。そして、導電膜に接し
ているソース、ドレイン領域の半導体層の厚さｄ3は導
電膜に接していない領域のソース、ドレイン領域の半導
体層の厚さｄ2以下で、かつｄ2／２以上であり、層間絶
縁膜およびゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以
上、チャネル領域の半導体層の厚さｄ1は１００ｎｍ以
下であり、（Ｄ/ｄ1）が１０以上である。
する駆動回路一体型の液晶表示装置である。この装置
は、基板の上に形成された、ソース、ドレイン領域とチ
ャネル領域とを有するＴＦＴの半導体層と、半導体層を
覆うゲート絶縁膜と、半導体層におけるチャネル領域の
上方においてゲート絶縁膜に接するゲート電極と、ゲー
ト絶縁膜およびゲート電極を覆う層間絶縁膜と、ソー
ス、ドレイン領域上のゲート絶縁膜および層間絶縁膜に
開口されたコンタクトホール底部でソース、ドレイン領
域に接し、層間絶縁膜の上に位置する導電膜（ソース、
ドレイン電極）とを備えている。そして、導電膜に接し
ているソース、ドレイン領域の半導体層の厚さｄ3は導
電膜に接していない領域のソース、ドレイン領域の半導
体層の厚さｄ2以下で、かつｄ2／２以上であり、層間絶
縁膜およびゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以
上、チャネル領域の半導体層の厚さｄ1は１００ｎｍ以
下であり、（Ｄ/ｄ1）が１０以上である。
【００３５】層間絶縁膜が半導体層に比較して非常に大
きい場合でも、コンタクトホール底部の半導体層の残し
厚さをその部分の膜厚の１／２以上とることにより、突
き抜ける可能性を抑えて、確実なコンタクトをとること
ができる。
きい場合でも、コンタクトホール底部の半導体層の残し
厚さをその部分の膜厚の１／２以上とることにより、突
き抜ける可能性を抑えて、確実なコンタクトをとること
ができる。
【００３６】請求項１５の液晶表示装置では、請求項１
４の装置において、ソース、ドレイン領域の半導体層の
厚さｄ2がチャネル領域の半導体層の厚さｄ1よりも厚
い。
４の装置において、ソース、ドレイン領域の半導体層の
厚さｄ2がチャネル領域の半導体層の厚さｄ1よりも厚
い。
【００３７】オフ電流は、主にチャネル領域の半導体層
の厚さｄ1によってほとんど決まるので、チャネル領域
の厚さを薄くすることにより、オフ電流を低減すること
ができる。また、ソース、ドレイン領域の厚さを大きく
することにより、半導体層を突き抜ける危険性を減らし
余裕をもって確実なコンタクトを形成することができ
る。
の厚さｄ1によってほとんど決まるので、チャネル領域
の厚さを薄くすることにより、オフ電流を低減すること
ができる。また、ソース、ドレイン領域の厚さを大きく
することにより、半導体層を突き抜ける危険性を減らし
余裕をもって確実なコンタクトを形成することができ
る。
【００３８】請求項１６の液晶表示装置は、請求項１４
または１５の装置において、ゲート絶縁膜はゲート電極
の下にのみ設けられ、ソース、ドレイン領域は不純物を
含まない層間絶縁膜によって直接覆われている。
または１５の装置において、ゲート絶縁膜はゲート電極
の下にのみ設けられ、ソース、ドレイン領域は不純物を
含まない層間絶縁膜によって直接覆われている。
【００３９】通常、ゲート絶縁膜を成膜した後、上方か
ら不純物イオンを下方のソース、ドレイン領域に向けて
打ち込む。この不純物イオン打ち込みの際、不純物イオ
ンはゲート酸化膜を通過するが、ゲート酸化膜に留まる
不純物イオンも一定比率で存在する。したがって、ソー
ス、ドレイン領域に不純物イオンを１０19個／ｃｍ3程
度導入するとき、ゲート絶縁膜の不純物イオン濃度は１
０17個／ｃｍ3程度となる。したがって、ゲート絶縁膜
とソース、ドレイン領域の半導体層との境目は、エッチ
ング排気中の不純物イオンをモニタしていても明確に検
知することができない。しかし、上記の構造を採用し、
エッチング排気中の不純物をモニタすることにより、不
純物イオンが増大した時点をエッチングが半導体層にか
かった時と判断することができる。このため、エッチン
グ反応生成物がコンタクトホール内壁に付着してエッチ
ング速度を狂わせる場合等においても、正確にソース、
ドレイン領域の半導体層にかかったことを知ることがで
きる。なお、不純物を含まない層間絶縁膜とは、不純物
濃度の平均値が１０17個／ｃｍ3程度未満の層間絶縁膜
をいう。
ら不純物イオンを下方のソース、ドレイン領域に向けて
打ち込む。この不純物イオン打ち込みの際、不純物イオ
ンはゲート酸化膜を通過するが、ゲート酸化膜に留まる
不純物イオンも一定比率で存在する。したがって、ソー
ス、ドレイン領域に不純物イオンを１０19個／ｃｍ3程
度導入するとき、ゲート絶縁膜の不純物イオン濃度は１
０17個／ｃｍ3程度となる。したがって、ゲート絶縁膜
とソース、ドレイン領域の半導体層との境目は、エッチ
ング排気中の不純物イオンをモニタしていても明確に検
知することができない。しかし、上記の構造を採用し、
エッチング排気中の不純物をモニタすることにより、不
純物イオンが増大した時点をエッチングが半導体層にか
かった時と判断することができる。このため、エッチン
グ反応生成物がコンタクトホール内壁に付着してエッチ
ング速度を狂わせる場合等においても、正確にソース、
ドレイン領域の半導体層にかかったことを知ることがで
きる。なお、不純物を含まない層間絶縁膜とは、不純物
濃度の平均値が１０17個／ｃｍ3程度未満の層間絶縁膜
をいう。
【００４０】請求項１７の液晶表示装置は、ＴＦＴを有
する駆動回路一体型の液晶表示装置である。この装置
は、基板の上に形成された、ソース、ドレイン領域とチ
ャネル領域とを有するＴＦＴの半導体層と、半導体層を
覆うゲート絶縁膜と、半導体層におけるチャネル領域の
上方においてゲート絶縁膜に接するゲート電極と、ゲー
ト絶縁膜およびゲート電極を覆う層間絶縁膜と、ソー
ス、ドレイン領域上の絶縁膜のコンタクトホール底部で
ソース、ドレイン領域に接する、層間絶縁膜の上に位置
する導電膜（ソース、ドレイン電極）とを備えている。
そして、層間絶縁膜およびゲート絶縁膜の膜厚合計Ｄは
５００ｎｍ以上、チャネル領域の半導体層の厚さｄ1は
１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上であり、
ソース、ドレイン領域は、前記半導体層のテーパ状の端
面部で前記導電層に接している部分を含む。
する駆動回路一体型の液晶表示装置である。この装置
は、基板の上に形成された、ソース、ドレイン領域とチ
ャネル領域とを有するＴＦＴの半導体層と、半導体層を
覆うゲート絶縁膜と、半導体層におけるチャネル領域の
上方においてゲート絶縁膜に接するゲート電極と、ゲー
ト絶縁膜およびゲート電極を覆う層間絶縁膜と、ソー
ス、ドレイン領域上の絶縁膜のコンタクトホール底部で
ソース、ドレイン領域に接する、層間絶縁膜の上に位置
する導電膜（ソース、ドレイン電極）とを備えている。
そして、層間絶縁膜およびゲート絶縁膜の膜厚合計Ｄは
５００ｎｍ以上、チャネル領域の半導体層の厚さｄ1は
１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上であり、
ソース、ドレイン領域は、前記半導体層のテーパ状の端
面部で前記導電層に接している部分を含む。
【００４１】上記の場合、コンタクトホールは半導体層
を突き抜けてもよいので、単一のエッチング条件によ
り、エッチングを遂行することができる。このため、エ
ッチング時間を短縮することができる。このテーパ状端
面をドライエッチングによって形成するためには、酸素
流量を多くして、レジストを後退させながらエッチング
することにより、実現することができる。
を突き抜けてもよいので、単一のエッチング条件によ
り、エッチングを遂行することができる。このため、エ
ッチング時間を短縮することができる。このテーパ状端
面をドライエッチングによって形成するためには、酸素
流量を多くして、レジストを後退させながらエッチング
することにより、実現することができる。
【００４２】請求項１８の液晶表示装置では、請求項１
７の装置において、ソース、ドレイン領域は、テーパ状
端面部に連なる半導体層の上面部で導電膜に接している
部分をさらに含む。
７の装置において、ソース、ドレイン領域は、テーパ状
端面部に連なる半導体層の上面部で導電膜に接している
部分をさらに含む。
【００４３】コンタクト部分をテーパ状端面に連なる半
導体層上面にまで広げることにより、より広い面積でソ
ース、ドレイン電極とコンタクトをとることができるの
で、コンタクトの確実性を高めることができる。
導体層上面にまで広げることにより、より広い面積でソ
ース、ドレイン電極とコンタクトをとることができるの
で、コンタクトの確実性を高めることができる。
【００４４】本発明の請求項１９の液晶表示装置は、Ｔ
ＦＴを有する駆動回路一体型の液晶表示装置である。こ
の装置は、基板の上に形成された、ソース、ドレイン領
域とチャネル領域とを有するＴＦＴの半導体層と、半導
体層を覆うゲート絶縁膜と、半導体層におけるチャネル
領域の上方においてゲート絶縁膜に接するゲート電極
と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜
と、ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部でソース、ドレイン領域と接する、層間絶縁膜の
上に位置する導電膜とを備える。そして、この装置にお
いては、ソース、ドレイン領域の半導体層の厚さｄ2が
チャネル領域の半導体層の厚さｄ1よりも厚い。
ＦＴを有する駆動回路一体型の液晶表示装置である。こ
の装置は、基板の上に形成された、ソース、ドレイン領
域とチャネル領域とを有するＴＦＴの半導体層と、半導
体層を覆うゲート絶縁膜と、半導体層におけるチャネル
領域の上方においてゲート絶縁膜に接するゲート電極
と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜
と、ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部でソース、ドレイン領域と接する、層間絶縁膜の
上に位置する導電膜とを備える。そして、この装置にお
いては、ソース、ドレイン領域の半導体層の厚さｄ2が
チャネル領域の半導体層の厚さｄ1よりも厚い。
【００４５】ＴＦＴの半導体層の厚さを上記の構成にす
ることにより、層間絶縁膜に対する高速エッチングの条
件のまま半導体層をエッチングしても、突き抜けること
なく余裕をもって半導体層のなかで、上記エッチングを
停止することができる。また、薄いチャネル領域の厚み
によりオフ電流を低く抑えることができる。
ることにより、層間絶縁膜に対する高速エッチングの条
件のまま半導体層をエッチングしても、突き抜けること
なく余裕をもって半導体層のなかで、上記エッチングを
停止することができる。また、薄いチャネル領域の厚み
によりオフ電流を低く抑えることができる。
【００４６】請求項２０の液晶表示装置では、請求項１
９の装置において、ソース、ドレイン領域の半導体層の
厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、チャ
ネル領域の半導体層の厚さｄ1が２５ｎｍ〜７０ｎｍの
範囲内にある。
９の装置において、ソース、ドレイン領域の半導体層の
厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、チャ
ネル領域の半導体層の厚さｄ1が２５ｎｍ〜７０ｎｍの
範囲内にある。
【００４７】ソース、ドレイン領域の半導体層の厚さｄ
2が７５ｎｍ未満では、層間絶縁膜を高速エッチングす
る条件でエッチングすると半導体層を突き抜ける可能性
が高くなり、一方、２５０ｎｍを超えると半導体層の成
膜に時間がかかり、能率が低下する。また、チャネル領
域の半導体層の厚さｄ1が２５ｎｍ未満では、エッチン
グ条件を絶縁膜の半導体層に対するエッチング選択比を
大きいものにしても、突き抜ける可能性を排除すること
ができない。一方、上記厚さｄ1が７０ｎｍを超えると
オフ電流が高くなり表示品位が低下してしまう。
2が７５ｎｍ未満では、層間絶縁膜を高速エッチングす
る条件でエッチングすると半導体層を突き抜ける可能性
が高くなり、一方、２５０ｎｍを超えると半導体層の成
膜に時間がかかり、能率が低下する。また、チャネル領
域の半導体層の厚さｄ1が２５ｎｍ未満では、エッチン
グ条件を絶縁膜の半導体層に対するエッチング選択比を
大きいものにしても、突き抜ける可能性を排除すること
ができない。一方、上記厚さｄ1が７０ｎｍを超えると
オフ電流が高くなり表示品位が低下してしまう。
【００４８】本発明の請求項２１の液晶表示装置は、Ｔ
ＦＴを有する駆動回路一体型の液晶表示装置である。こ
の装置は、基板の上に形成された、ソース、ドレイン領
域とチャネル領域とを有するＴＦＴの半導体層と、半導
体層を覆うゲート絶縁膜と、半導体層におけるチャネル
領域の上方においてゲート絶縁膜に接するゲート電極
と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜
と、ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部でソース、ドレイン領域と接する、層間絶縁膜の
上に位置する導電膜とを備える。また、この装置では、
ソース、ドレイン領域は、半導体層のテーパ状の端面部
で導電膜に接している部分を含む。この場合、請求項２
２の液晶表示装置のように、ソース、ドレイン領域のテ
ーパ状端面部は、導電膜が基板に接触している部分に連
続して位置している。
ＦＴを有する駆動回路一体型の液晶表示装置である。こ
の装置は、基板の上に形成された、ソース、ドレイン領
域とチャネル領域とを有するＴＦＴの半導体層と、半導
体層を覆うゲート絶縁膜と、半導体層におけるチャネル
領域の上方においてゲート絶縁膜に接するゲート電極
と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜
と、ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部でソース、ドレイン領域と接する、層間絶縁膜の
上に位置する導電膜とを備える。また、この装置では、
ソース、ドレイン領域は、半導体層のテーパ状の端面部
で導電膜に接している部分を含む。この場合、請求項２
２の液晶表示装置のように、ソース、ドレイン領域のテ
ーパ状端面部は、導電膜が基板に接触している部分に連
続して位置している。
【００４９】上記の半導体層のテーパ状端面部を形成す
るには、層間絶縁膜のエッチングに引き続くエッチング
が半導体層を突き抜けてもテーパ状端面部で、従来のコ
ンタクト構造と同程度のコンタクト抵抗とすることがで
きる。このため、上記コンタクト部分を安定して製造す
ることができる。
るには、層間絶縁膜のエッチングに引き続くエッチング
が半導体層を突き抜けてもテーパ状端面部で、従来のコ
ンタクト構造と同程度のコンタクト抵抗とすることがで
きる。このため、上記コンタクト部分を安定して製造す
ることができる。
【００５０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。
て図を用いて説明する。
【００５１】(実施の形態１）図１は、本実施の形態に
おける液晶表示装置の製造方法を説明するための図であ
る。図１において、ガラス基板１の表面に、例えば、Ｐ
ＥＣＶＤ(Plasma Enhanced Chemical Vapor Depositio
n)法によって、下地膜２としてシリコン窒化膜とシリコ
ン酸化膜との２層膜を成膜し、次いで、その上にアモル
ファスシリコン膜を厚さ５０ｎｍ程度に形成する。エキ
シマレーザによってアモルファスシリコン膜をアニール
して多結晶体化した後、ドライエッチングを用いたパタ
ーニングによりチャネル部３を形成する。次に、ゲート
絶縁膜４として、例えば、ＰＥＣＶＤ法によりシリコン
酸化膜４ａを厚さ３０ｎｍ程度、次いでシリコン窒化膜
４ｂを４０ｎｍ程度連続的に成膜する。すなわち、上記
のゲート絶縁膜４を２層膜として形成する。このゲート
絶縁膜は、ゲート電極下ではゲート絶縁膜として働き、
容量部(図示せず）では容量絶縁膜として機能する。次
いで、Ｃｒ膜を２００ｎｍ程度成膜した後、パターニン
グしてゲート電極およびゲート配線５を形成する。その
後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領
域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとな
るチャネル部のソース、ドレイン領域３ａ，３ｂにボロ
ンイオンを打ち込む。画素領域には画素ごとに対になっ
た２個のｎ型ＴＦＴが配置され、駆動回路領域には信号
線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型
ＴＦＴが配置されている。上記の駆動回路一体型液晶表
示装置は、画素領域と駆動回路領域とに配置されたＴＦ
Ｔを区別して形成せずに、ｎ型ＴＦＴを形成する場合は
基板全体にわたってｎ型ＴＦＴを形成し、またｐ型ＴＦ
Ｔについても同様とする。
おける液晶表示装置の製造方法を説明するための図であ
る。図１において、ガラス基板１の表面に、例えば、Ｐ
ＥＣＶＤ(Plasma Enhanced Chemical Vapor Depositio
n)法によって、下地膜２としてシリコン窒化膜とシリコ
ン酸化膜との２層膜を成膜し、次いで、その上にアモル
ファスシリコン膜を厚さ５０ｎｍ程度に形成する。エキ
シマレーザによってアモルファスシリコン膜をアニール
して多結晶体化した後、ドライエッチングを用いたパタ
ーニングによりチャネル部３を形成する。次に、ゲート
絶縁膜４として、例えば、ＰＥＣＶＤ法によりシリコン
酸化膜４ａを厚さ３０ｎｍ程度、次いでシリコン窒化膜
４ｂを４０ｎｍ程度連続的に成膜する。すなわち、上記
のゲート絶縁膜４を２層膜として形成する。このゲート
絶縁膜は、ゲート電極下ではゲート絶縁膜として働き、
容量部(図示せず）では容量絶縁膜として機能する。次
いで、Ｃｒ膜を２００ｎｍ程度成膜した後、パターニン
グしてゲート電極およびゲート配線５を形成する。その
後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領
域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとな
るチャネル部のソース、ドレイン領域３ａ，３ｂにボロ
ンイオンを打ち込む。画素領域には画素ごとに対になっ
た２個のｎ型ＴＦＴが配置され、駆動回路領域には信号
線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型
ＴＦＴが配置されている。上記の駆動回路一体型液晶表
示装置は、画素領域と駆動回路領域とに配置されたＴＦ
Ｔを区別して形成せずに、ｎ型ＴＦＴを形成する場合は
基板全体にわたってｎ型ＴＦＴを形成し、またｐ型ＴＦ
Ｔについても同様とする。
【００５２】続いて、層間絶縁膜６として、ＴＥＯＳ
ＰＥＣＶＤによりシリコン酸化膜を厚さ５００ｎｍ程度
形成する。その後、４００℃にて活性化アニールを行
う。その後、ドライエッチにより層間絶縁膜６にコンタ
クトホール１０を形成する。このコンタクトホールを形
成するドライエッチの条件は、下記の３種のエッチング
条件Ａ，Ｂ，Ｃで行う。
ＰＥＣＶＤによりシリコン酸化膜を厚さ５００ｎｍ程度
形成する。その後、４００℃にて活性化アニールを行
う。その後、ドライエッチにより層間絶縁膜６にコンタ
クトホール１０を形成する。このコンタクトホールを形
成するドライエッチの条件は、下記の３種のエッチング
条件Ａ，Ｂ，Ｃで行う。
【００５３】(ａ)エッチング条件Ａ 層間絶縁膜のエッチングをこの条件でエッチングする。
このエッチング条件Ａは、エッチング速度が大きいこと
が必須である。まず、シリコン酸化膜６とシリコン窒化
膜４ｂのエッチング速度が近い条件、すなわちシリコン
酸化膜６のシリコン窒化膜４ｂに対するエッチング選択
比が１に近い条件で層間絶縁膜６のエッチングを開始す
る。このエッチング条件として、例えば、次にあげるエ
ッチング条件Ａがある。
このエッチング条件Ａは、エッチング速度が大きいこと
が必須である。まず、シリコン酸化膜６とシリコン窒化
膜４ｂのエッチング速度が近い条件、すなわちシリコン
酸化膜６のシリコン窒化膜４ｂに対するエッチング選択
比が１に近い条件で層間絶縁膜６のエッチングを開始す
る。このエッチング条件として、例えば、次にあげるエ
ッチング条件Ａがある。
【００５４】圧力：２０Ｐａ ＲＦパワー：２０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ(standard cubic cm/min) Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ 上記のエッチング条件にてエッチングを開始して、エッ
チングされる全ての領域でシリコン酸化膜のエッチング
が完了し、シリコン窒化膜がエッチングされ始めたとお
もわれる時点でエッチングを停止する。この切換えは、
エッチング時間で判断してもよいし、酸素をモニタして
いて、排気中の酸素量が減少した時点を層間絶縁膜のエ
ッチング終了時点と判断してもよい。次いで、エッチン
グ条件Ｂでエッチングする。
チングされる全ての領域でシリコン酸化膜のエッチング
が完了し、シリコン窒化膜がエッチングされ始めたとお
もわれる時点でエッチングを停止する。この切換えは、
エッチング時間で判断してもよいし、酸素をモニタして
いて、排気中の酸素量が減少した時点を層間絶縁膜のエ
ッチング終了時点と判断してもよい。次いで、エッチン
グ条件Ｂでエッチングする。
【００５５】(ｂ)エッチング条件Ｂ ここで、ガスを切り換え、エッチング条件を、シリコン
窒化膜のシリコン酸化膜に対するエッチング選択比が大
きい、エッチング条件Ｂとする。この条件として、例え
ば、次のエッチング条件があげられる。
窒化膜のシリコン酸化膜に対するエッチング選択比が大
きい、エッチング条件Ｂとする。この条件として、例え
ば、次のエッチング条件があげられる。
【００５６】圧力：５Ｐａ ＲＦパワー：１０００Ｗ ＣＦ4流量：５０ｓｃｃｍ Ｏ2流量：６０ｓｃｃｍ 上記エッチング条件により、ゲート絶縁膜４のうちのシ
リコン窒化膜４ｂのエッチングが完了した時点では、下
層のシリコン酸化膜４ａはほとんどエッチングされてい
ない。ここで、ガスを切り換え、最後のエッチング条件
は、シリコン酸化膜４ａの多結晶体シリコン膜３に対す
るエッチング選択比が大きい、エッチング条件Ｃとす
る。
リコン窒化膜４ｂのエッチングが完了した時点では、下
層のシリコン酸化膜４ａはほとんどエッチングされてい
ない。ここで、ガスを切り換え、最後のエッチング条件
は、シリコン酸化膜４ａの多結晶体シリコン膜３に対す
るエッチング選択比が大きい、エッチング条件Ｃとす
る。
【００５７】(ｃ)エッチング条件Ｃ シリコン酸化膜の多結晶体シリコン膜に対するエッチン
グ選択比が大きいエッチング条件Ｃとして、例えば、下
記のエッチング条件をあげることができる。
グ選択比が大きいエッチング条件Ｃとして、例えば、下
記のエッチング条件をあげることができる。
【００５８】圧力：２０Ｐａ ＲＦパワー：１０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ このエッチングに際しては、多結晶体シリコン膜が１５
ｎｍ程度エッチされる程度のオーバエッチングを行う。
この多結晶体シリコン膜のエッチングはエッチング選択
比の関係から、シリコン酸化膜３０ｎｍ以上エッチング
することと同程度である。したがって、エッチング時間
の制御を非常に高精度に行わなければ突き抜けてしまう
というような問題はなく、通常の制御で充分制御可能な
方法を適用して多結晶体シリコン膜のエッチングを１５
ｎｍに留めることができる。
ｎｍ程度エッチされる程度のオーバエッチングを行う。
この多結晶体シリコン膜のエッチングはエッチング選択
比の関係から、シリコン酸化膜３０ｎｍ以上エッチング
することと同程度である。したがって、エッチング時間
の制御を非常に高精度に行わなければ突き抜けてしまう
というような問題はなく、通常の制御で充分制御可能な
方法を適用して多結晶体シリコン膜のエッチングを１５
ｎｍに留めることができる。
【００５９】次に、図２および図３を用いて、図１の状
態から液晶表示装置完成までの工程を説明する。図２は
駆動回路領域のｎ型およびｐ型ＴＦＴの断面図であり、
図３は画素領域のｎ型ＴＦＴの断面図である。図１の状
態の駆動回路領域および画素領域の各ＴＦＴに対して、
連続的に、Ｃｒ膜を１００ｎｍ、Ａｌ系合金膜を４００
ｎｍ、Ｃｒ膜を１００ｎｍ順次スパッタによりコンタク
トホール内に成膜し、次いでパターニングしてソース、
ドレイン電極およびソース、ドレイン配線８，９を形成
する。さらに、水素プラズマに基板を３０分間程度曝し
てチャネル部３の水素化処理を行い、多結晶体シリコン
のキャリアの移動度の向上等の特性向上や安定化をはか
る。次いで、シリコン窒化膜等により、絶縁膜１１を形
成する。駆動回路領域では、図２に示すように、上記製
造方法で作製したｎ型ＴＦＴ１５およびｐ型ＴＦＴ１６
とを組み合わせてＣＭＯＳ(Complementary Metal Oxide
Semiconductor)回路を構成して駆動回路を形成する。
また、画素領域では、図３に示すように、ｎ型ＴＦＴ１
５と画素電極１２を接続し、さらに、その上に液晶と接
する配向層１３を形成する。一方、上部ガラス基板２１
には、カラーフィルタ２２を貼り付け、その上に対向電
極２３および配向層２４を形成する。上記の基板１と上
部ガラス基板２１とを、配向層１３，２４を対面させて
一定のギャップを保って固定し、そのギャップの中に液
晶３０を封入することにより、液晶表示装置の主要構成
部を完成する。
態から液晶表示装置完成までの工程を説明する。図２は
駆動回路領域のｎ型およびｐ型ＴＦＴの断面図であり、
図３は画素領域のｎ型ＴＦＴの断面図である。図１の状
態の駆動回路領域および画素領域の各ＴＦＴに対して、
連続的に、Ｃｒ膜を１００ｎｍ、Ａｌ系合金膜を４００
ｎｍ、Ｃｒ膜を１００ｎｍ順次スパッタによりコンタク
トホール内に成膜し、次いでパターニングしてソース、
ドレイン電極およびソース、ドレイン配線８，９を形成
する。さらに、水素プラズマに基板を３０分間程度曝し
てチャネル部３の水素化処理を行い、多結晶体シリコン
のキャリアの移動度の向上等の特性向上や安定化をはか
る。次いで、シリコン窒化膜等により、絶縁膜１１を形
成する。駆動回路領域では、図２に示すように、上記製
造方法で作製したｎ型ＴＦＴ１５およびｐ型ＴＦＴ１６
とを組み合わせてＣＭＯＳ(Complementary Metal Oxide
Semiconductor)回路を構成して駆動回路を形成する。
また、画素領域では、図３に示すように、ｎ型ＴＦＴ１
５と画素電極１２を接続し、さらに、その上に液晶と接
する配向層１３を形成する。一方、上部ガラス基板２１
には、カラーフィルタ２２を貼り付け、その上に対向電
極２３および配向層２４を形成する。上記の基板１と上
部ガラス基板２１とを、配向層１３，２４を対面させて
一定のギャップを保って固定し、そのギャップの中に液
晶３０を封入することにより、液晶表示装置の主要構成
部を完成する。
【００６０】上記の方法によって製造された液晶表示装
置は下記の構造を有する。図４に示すように、ソース、
ドレイン領域３ａ，３ｂが覆われているゲート絶縁膜４
と層間絶縁膜６との合計の膜厚をＤとし、チャネル領域
３ｃの多結晶体シリコン膜の厚さをｄ1とし、コンタク
ホール底部以外のソース、ドレイン領域の多結晶体シリ
コン膜の厚さをｄ2とし、コンタクトホール底部のソー
ス、ドレイン領域の厚さをｄ3とする。このとき、基板
内の全ての領域で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎ
ｍ、（ｄ2／２）≦ｄ3≦ｄ2、が成立する。この層間絶
縁膜および多結晶体シリコン膜の各部の厚さに関する不
等式を満たすことにより次の効果を得ることができる。
チャネル領域の多結晶体シリコン膜の厚さが薄いために
オフ電流が低く、また層間絶縁膜を厚くすることにより
配線間容量を小さくすることができる。このため、高表
示品位の画像を得ることが可能となる。さらに、上記の
エッチングを行うことによりコンタクト不良の少ない高
歩留りの液晶表示装置を得ることができる。
置は下記の構造を有する。図４に示すように、ソース、
ドレイン領域３ａ，３ｂが覆われているゲート絶縁膜４
と層間絶縁膜６との合計の膜厚をＤとし、チャネル領域
３ｃの多結晶体シリコン膜の厚さをｄ1とし、コンタク
ホール底部以外のソース、ドレイン領域の多結晶体シリ
コン膜の厚さをｄ2とし、コンタクトホール底部のソー
ス、ドレイン領域の厚さをｄ3とする。このとき、基板
内の全ての領域で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎ
ｍ、（ｄ2／２）≦ｄ3≦ｄ2、が成立する。この層間絶
縁膜および多結晶体シリコン膜の各部の厚さに関する不
等式を満たすことにより次の効果を得ることができる。
チャネル領域の多結晶体シリコン膜の厚さが薄いために
オフ電流が低く、また層間絶縁膜を厚くすることにより
配線間容量を小さくすることができる。このため、高表
示品位の画像を得ることが可能となる。さらに、上記の
エッチングを行うことによりコンタクト不良の少ない高
歩留りの液晶表示装置を得ることができる。
【００６１】（実施の形態２）上記実施の形態１では、
ゲート絶縁膜４をシリコン酸化膜とシリコン窒化膜の２
層膜とし、層間絶縁膜はシリコン酸化膜とし、両方の絶
縁膜を構成する材料を異なるものとした。コンタクトホ
ールが開口される絶縁膜が、複数の異種材料によって構
成されることを利用して、異種材料間の選択比を利用し
てエッチング不具合を回避することができた。本実施の
形態では、ゲート絶縁膜４も層間絶縁膜６と同様に、シ
リコン酸化膜から構成される場合のコンタクトホール１
０の開口のエッチングを説明する。本実施の形態におい
て、コンタクトホール開口前までは、ゲート絶縁膜が厚
さ７０ｎｍのシリコン酸化膜単層であることを除いて、
実施の形態１と同様の製造方法が適用される。コンタク
トホール開口時に、最初にシリコン酸化膜のエッチング
速度が大きい条件を選択する。このエッチング条件とし
て、例えば、下記のエッチング条件Ｄをあげることがで
きる。 （ｄ）エッチング条件Ｄ 圧力：２０Ｐａ ＲＦパワー：２０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ このエッチング条件にてエッチングを開始して、シリコ
ン酸化膜を５００ｎｍ程度エッチングする。次いで、エ
ッチング条件を切り換えて、シリコン酸化膜の多結晶体
シリコンに対するエッチング選択比が高い条件を用いて
エッチングを行う。シリコン酸化膜の多結晶体シリコン
に対するエッチング選択比が高い条件として、例えば、
下記のエッチング条件Ｅをあげることができる。 （ｅ）エッチング条件Ｅ 圧力：２０Ｐａ ＲＦパワー：１０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜の多結晶体シリコンに対するエッチング
選択比≒１５ このとき、多結晶体シリコン膜が１５ｎｍ程度オーバエ
ッチングされるようにエッチングする。多結晶体シリコ
ンのエッチングは、ドライエッチングチャンバからの排
気ガス中の酸素濃度をモニタしながらエッチングをする
ことにより、時間管理でエッチングするよりもさらに精
度良く制御することができる。すなわち、酸素濃度が低
下した時点をシリコン酸化膜のジャストエッチング時と
し、その後のエッチングを多結晶体シリコン膜のエッチ
ングとしてカウントすることにより、正確な多結晶体シ
リコン膜のエッチングを行なうことができる。
ゲート絶縁膜４をシリコン酸化膜とシリコン窒化膜の２
層膜とし、層間絶縁膜はシリコン酸化膜とし、両方の絶
縁膜を構成する材料を異なるものとした。コンタクトホ
ールが開口される絶縁膜が、複数の異種材料によって構
成されることを利用して、異種材料間の選択比を利用し
てエッチング不具合を回避することができた。本実施の
形態では、ゲート絶縁膜４も層間絶縁膜６と同様に、シ
リコン酸化膜から構成される場合のコンタクトホール１
０の開口のエッチングを説明する。本実施の形態におい
て、コンタクトホール開口前までは、ゲート絶縁膜が厚
さ７０ｎｍのシリコン酸化膜単層であることを除いて、
実施の形態１と同様の製造方法が適用される。コンタク
トホール開口時に、最初にシリコン酸化膜のエッチング
速度が大きい条件を選択する。このエッチング条件とし
て、例えば、下記のエッチング条件Ｄをあげることがで
きる。 （ｄ）エッチング条件Ｄ 圧力：２０Ｐａ ＲＦパワー：２０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ このエッチング条件にてエッチングを開始して、シリコ
ン酸化膜を５００ｎｍ程度エッチングする。次いで、エ
ッチング条件を切り換えて、シリコン酸化膜の多結晶体
シリコンに対するエッチング選択比が高い条件を用いて
エッチングを行う。シリコン酸化膜の多結晶体シリコン
に対するエッチング選択比が高い条件として、例えば、
下記のエッチング条件Ｅをあげることができる。 （ｅ）エッチング条件Ｅ 圧力：２０Ｐａ ＲＦパワー：１０００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜の多結晶体シリコンに対するエッチング
選択比≒１５ このとき、多結晶体シリコン膜が１５ｎｍ程度オーバエ
ッチングされるようにエッチングする。多結晶体シリコ
ンのエッチングは、ドライエッチングチャンバからの排
気ガス中の酸素濃度をモニタしながらエッチングをする
ことにより、時間管理でエッチングするよりもさらに精
度良く制御することができる。すなわち、酸素濃度が低
下した時点をシリコン酸化膜のジャストエッチング時と
し、その後のエッチングを多結晶体シリコン膜のエッチ
ングとしてカウントすることにより、正確な多結晶体シ
リコン膜のエッチングを行なうことができる。
【００６２】上記の実施の形態２における仕上げエッチ
ングをＨＦを含むエッチング液、例えば、ＨＦ／ＮＨ4
Ｆ＝１／１０のエッチャントを用いたウエットエッチン
グによって行なってもよい。図５は、後段のエッチング
をウエットエッチングによって行ったコンタクトホール
を示す断面図である。このウエットエッチングは、レジ
ストを除去した後に行い、さらにウエットエッチング直
後にソース、ドレイン電極用の金属膜の成膜を行なうこ
とが、多結晶体シリコン表面の自然酸化膜の生成を防止
するうえから望ましい。また、レジストを残したままウ
エットエッチングを行なう場合にも、酸素プラズマを用
いたアッシングによってコンタクトホールの周りのレジ
ストを後退させておくことが望ましい。ウエットエッチ
ングに伴うサイドエッチングによるコンタクトホールの
断面形状の悪化、すなわちあごの形成を抑止することが
できる。図６は、図５のＳ部拡大図であり、あごが形成
されている。図７は、アッシングによってレジストを後
退させた後にウエットエッチングを行い、あごの形成を
防止して開口したコンタクトホールを示す断面図であ
る。
ングをＨＦを含むエッチング液、例えば、ＨＦ／ＮＨ4
Ｆ＝１／１０のエッチャントを用いたウエットエッチン
グによって行なってもよい。図５は、後段のエッチング
をウエットエッチングによって行ったコンタクトホール
を示す断面図である。このウエットエッチングは、レジ
ストを除去した後に行い、さらにウエットエッチング直
後にソース、ドレイン電極用の金属膜の成膜を行なうこ
とが、多結晶体シリコン表面の自然酸化膜の生成を防止
するうえから望ましい。また、レジストを残したままウ
エットエッチングを行なう場合にも、酸素プラズマを用
いたアッシングによってコンタクトホールの周りのレジ
ストを後退させておくことが望ましい。ウエットエッチ
ングに伴うサイドエッチングによるコンタクトホールの
断面形状の悪化、すなわちあごの形成を抑止することが
できる。図６は、図５のＳ部拡大図であり、あごが形成
されている。図７は、アッシングによってレジストを後
退させた後にウエットエッチングを行い、あごの形成を
防止して開口したコンタクトホールを示す断面図であ
る。
【００６３】このＨＦを含むエッチング液を用いたウエ
ットエッチングにより、酸化シリコンの多結晶体シリコ
ン膜に対するエッチング選択比は１００以上とることが
できるので、多結晶体シリコンをほとんど削ることなく
十分なマージンをもってシリコン酸化膜を除去して多結
晶体シリコンを露出させることが可能である。
ットエッチングにより、酸化シリコンの多結晶体シリコ
ン膜に対するエッチング選択比は１００以上とることが
できるので、多結晶体シリコンをほとんど削ることなく
十分なマージンをもってシリコン酸化膜を除去して多結
晶体シリコンを露出させることが可能である。
【００６４】上記の実施の形態２示された全ての方法に
より、コンタクトホール形成の処理時間はそれほど長く
ならず、多結晶体シリコン膜がエッチングされる前に多
結晶体シリコンに対して高エッチング選択比の条件を使
用することができ、多結晶体シリコンを十分な制御下で
露出させることができる。
より、コンタクトホール形成の処理時間はそれほど長く
ならず、多結晶体シリコン膜がエッチングされる前に多
結晶体シリコンに対して高エッチング選択比の条件を使
用することができ、多結晶体シリコンを十分な制御下で
露出させることができる。
【００６５】上記の仕上げエッチングのさらに別の方法
として次の方法がある。図８に示すように、ゲート電極
５のパターニングの後に、ゲート電極をマスクにソー
ス、ドレイン領域３ａ，３ｂに不純物を打ち込む。この
とき、ゲート絶縁膜４の中にも不純物が混入する。この
不純物濃度は、ソース、ドレイン領域に１０19／ｃｍ3
以上の濃度で打ち込む場合、ゲート絶縁膜中では１０17
／ｃｍ3の濃度になる。このような場合、エッチング排
気中の不純物をモニタして不純物濃度が上昇する時点を
観測していても、エッチングがゲート絶縁膜を終了して
多結晶体シリコンに到達したか判然としない。このた
め、時間管理に頼らざるをえなくなるが、不正確になる
ことは否めない。このため、図９に示すようにゲート絶
縁膜をゲート電極をマスクに除去し、次いで図１０に示
すように、不純物濃度が１０17／ｃｍ 3未満の層間絶縁
膜６をソース、ドレイン領域３ａ，３ｂの上に直接形成
する。この図１０の構造によれば、層間絶縁膜６の不純
物濃度は１０17／ｃｍ3未満であり、エッチングが層間
絶縁膜６を経て多結晶体シリコン３に到達したことを明
確に検知することができる。
として次の方法がある。図８に示すように、ゲート電極
５のパターニングの後に、ゲート電極をマスクにソー
ス、ドレイン領域３ａ，３ｂに不純物を打ち込む。この
とき、ゲート絶縁膜４の中にも不純物が混入する。この
不純物濃度は、ソース、ドレイン領域に１０19／ｃｍ3
以上の濃度で打ち込む場合、ゲート絶縁膜中では１０17
／ｃｍ3の濃度になる。このような場合、エッチング排
気中の不純物をモニタして不純物濃度が上昇する時点を
観測していても、エッチングがゲート絶縁膜を終了して
多結晶体シリコンに到達したか判然としない。このた
め、時間管理に頼らざるをえなくなるが、不正確になる
ことは否めない。このため、図９に示すようにゲート絶
縁膜をゲート電極をマスクに除去し、次いで図１０に示
すように、不純物濃度が１０17／ｃｍ 3未満の層間絶縁
膜６をソース、ドレイン領域３ａ，３ｂの上に直接形成
する。この図１０の構造によれば、層間絶縁膜６の不純
物濃度は１０17／ｃｍ3未満であり、エッチングが層間
絶縁膜６を経て多結晶体シリコン３に到達したことを明
確に検知することができる。
【００６６】上記においては、ゲート絶縁膜を設けたま
まソース、ドレイン領域に不純物注入を行ない、その後
ゲート絶縁膜を除去した。この手順のほかに、ソース、
ドレイン領域上のゲート絶縁膜を除去した後に、ソー
ス、ドレイン領域に不純物注入を行ってもよい。上記の
方法によってコンタクトホールを形成した後は、実施の
形態１と同様の方法によって液晶表示装置を形成する。
まソース、ドレイン領域に不純物注入を行ない、その後
ゲート絶縁膜を除去した。この手順のほかに、ソース、
ドレイン領域上のゲート絶縁膜を除去した後に、ソー
ス、ドレイン領域に不純物注入を行ってもよい。上記の
方法によってコンタクトホールを形成した後は、実施の
形態１と同様の方法によって液晶表示装置を形成する。
【００６７】ここで、酸化シリコン膜のシリコン膜に対
するエッチング選択比について説明する。例えば、６０
０ｎｍの酸化シリコン膜をエッチングする場合、酸化シ
リコンのエッチ残りが発生しない充分なオーバエッチン
グを、例えば５０％程度行うとすると、計算上は３００
ｎｍの酸化シリコン膜を余分にエッチングすることにな
る。コンタクトホール底部にシリコン膜を露出させるた
めにシリコン膜をエッチングする際に、シリコン膜を突
き抜けないようにする必要がある。シリコン膜のエッチ
ング量をシリコン膜の膜厚５０ｎｍの１／２以下、すな
わち、２５ｎｍ以下に抑えるための上記エッチング選択
比は、１２(＝３００／２５）以上が必要である。実施
の形態２に限らず、多結晶体シリコン膜厚ｄ1で、層間
絶縁膜とゲート絶縁膜の膜厚合計Ｄの場合、絶縁膜の５
０％のオーバエッチに対してシリコン膜のエッチ膜厚１
／２以下とするためには、同様の計算によって、Ｄ／ｄ
1以上の上記エッチング選択比が必要である。
するエッチング選択比について説明する。例えば、６０
０ｎｍの酸化シリコン膜をエッチングする場合、酸化シ
リコンのエッチ残りが発生しない充分なオーバエッチン
グを、例えば５０％程度行うとすると、計算上は３００
ｎｍの酸化シリコン膜を余分にエッチングすることにな
る。コンタクトホール底部にシリコン膜を露出させるた
めにシリコン膜をエッチングする際に、シリコン膜を突
き抜けないようにする必要がある。シリコン膜のエッチ
ング量をシリコン膜の膜厚５０ｎｍの１／２以下、すな
わち、２５ｎｍ以下に抑えるための上記エッチング選択
比は、１２(＝３００／２５）以上が必要である。実施
の形態２に限らず、多結晶体シリコン膜厚ｄ1で、層間
絶縁膜とゲート絶縁膜の膜厚合計Ｄの場合、絶縁膜の５
０％のオーバエッチに対してシリコン膜のエッチ膜厚１
／２以下とするためには、同様の計算によって、Ｄ／ｄ
1以上の上記エッチング選択比が必要である。
【００６８】上記の方法で形成された液晶表示装置は、
実施の形態１と同様に、ソース、ドレイン領域が被われ
ている絶縁膜の厚さをＤとし、チャネル領域のシリコン
膜の厚さをｄ1とし、絶縁膜の下のソース、ドレイン領
域のシリコン膜の厚さをｄ2とし、コンタクトホール下
のソース、ドレイン領域下のシリコン膜の厚さをｄ3と
したとき、基板内の全ての領域で、Ｄ≧５００ｎｍ、ｄ
1≦１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2が成り立つようにで
きる。この結果、オフ電流が低くでき表示特性を向上で
き、かつ配線間容量を小さくできるので、表示品位に優
れ、かつコンタクト不良の少ない駆動回路一体型液晶表
示装置を高歩留りで製造することができる。
実施の形態１と同様に、ソース、ドレイン領域が被われ
ている絶縁膜の厚さをＤとし、チャネル領域のシリコン
膜の厚さをｄ1とし、絶縁膜の下のソース、ドレイン領
域のシリコン膜の厚さをｄ2とし、コンタクトホール下
のソース、ドレイン領域下のシリコン膜の厚さをｄ3と
したとき、基板内の全ての領域で、Ｄ≧５００ｎｍ、ｄ
1≦１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2が成り立つようにで
きる。この結果、オフ電流が低くでき表示特性を向上で
き、かつ配線間容量を小さくできるので、表示品位に優
れ、かつコンタクト不良の少ない駆動回路一体型液晶表
示装置を高歩留りで製造することができる。
【００６９】（実施の形態３）実施の形態３における液
晶表示装置は、図１１に示すように、多結晶体シリコン
のチャネル領域３ｃの厚さがソース、ドレイン領域３
ａ，３ｂの厚さよりも小さい。このため、オフ電流を小
さくでき、かつソース、ドレイン領域上にコンタクトホ
ールを余裕をもって確実に開口することができる。この
ソース、ドレインの製造方法について説明する。まず、
図１２に示すように、ガラス基板１の表面に、例えば、
ＰＥＣＶＤによって下地膜２としてシリコン窒化膜とシ
リコン酸化膜との２層膜を形成し、その上にアモルファ
スシリコン膜を連続して形成する。アモルファスシリコ
ン膜については、本実施の形態では１５０ｎｍ程度の膜
厚とする。エキシマレーザによってトランジスタのチャ
ネル部をアニールして多結晶体シリコンを生成した後、
レジストを図１２に示すようにチャネル領域3ｃの部分
がソース、ドレイン領域３ａ,３ｂの部分よりも薄い形
状で形成する。次に、図１３に示すように、多結晶体シ
リコンに対してパターニングを行い、ドライエッチング
によってチャネル部３を形成する。次に、図１４に示す
ように、アッシングにより上記のレジストのチャネル領
域の部分を除去する。このチャネル領域が開いたレジス
トを用いて、図１５に示すように、チャネル領域のみ薄
くしたチャネル部３を形成することができる。上記の形
状のレジストを形成するためには、図１６および図１７
に示すように、２種類のマスクを用い、抜く部分（チャ
ネル部以外の領域）は２度の露光を、薄く残す部分（チ
ャネル領域）は１度の露光をしてレジストを形成する。
また、通常の膜厚を残す部分（ソース、ドレイン領域）
は２度ともマスクをして露光することにより、領域によ
り露光量を変えておき、現像を行う。上記の露光回数を
変える方法以外に、図１８に示すように、チャネル部以
外の領域に対応する透過領域３７ｄ、ソース、ドレイン
領域に対応する非透過領域３７ａ，３７ｂ、およびチャ
ネル領域に対応する半透過領域３７ｃからなるマスク３
７を用いることにより、１度の露光で同様のレジスト１
７を形成することができる。このようなレジストを形成
しておき、チャネル部のエッチングを行う。通常の多結
晶体シリコンのパターニングに必要なドライエッチを行
った後に、酸素プラズマによってチャネル領域３ｃの部
分の薄いレジストのみを除去する。さらに約１００ｎｍ
の多結晶体シリコン膜をエッチングする。これらの処理
は、ドライエッチ装置内で連続して行うことが可能であ
る。この後、ゲート絶縁膜４として、例えば、ＰＥＣＶ
Ｄによりシリコン酸化膜を７０ｎｍ程度形成した後に、
例えば、Ｃｒ膜を２００ｎｍ程度成膜し、そのＣｒ膜を
パターニングしてゲート電極８，９を形成する。その
後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領
域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとな
るチャネル部のソース、ドレイン領域３ａ，３ｂにボロ
ンイオンを打ち込む。画素領域には画素ごとに対になっ
た２個のｎ型ＴＦＴが配置され、駆動回路領域には信号
線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型
ＴＦＴが配置されている。上記の駆動回路一体型液晶表
示装置は、画素領域と駆動回路領域とに配置されたＴＦ
Ｔを区別して形成せずに、ｎ型ＴＦＴを形成する場合は
基板全体に配置されるｎ型ＴＦＴを形成し、またｐ型Ｔ
ＦＴについても同様とする。続いて、層間絶縁膜６とし
て、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)ＰＥＣＶＤ
によりシリコン酸化膜を厚さ７００ｎｍ程度形成する。
その後、４００℃にて活性化アニールを行う。その後、
ドライエッチにより層間絶縁膜６にコンタクトホール１
０を形成する。このドライエッチは、シリコン酸化膜の
シリコン膜に対するエッチング選択比が比較的大きい、
例えば下記のエッチング条件Ｆにて行う。 （ｆ）エッチング条件Ｆ 圧力：２０Ｐａ ＲＦパワー：１５００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜のシリコン膜に対するエッチング選択
比：約１０ 上記の条件によって、多結晶体シリコン膜が５０ｎｍ程
度エッチングされる程度のオーバーエッチングを行う。
この場合、図１２に示すように、コンタクトホール下の
多結晶体シリコン膜が１５０ｎｍと厚いことによって５
０ｎｍ程度のオーバーエッチングを行っても多結晶体シ
リコン膜厚を初期の膜厚の半分以上残すことになる。こ
のオーバーエッチング量は、エッチング選択比から換算
するとシリコン酸化膜を５００ｎｍ程度エッチングする
ことに相当し、７０％程度のオーバーエッチとなる。こ
のため、シリコン酸化膜の表面にエッチングを阻害する
ものがあった場合にも、シリコン酸化膜が残ることはほ
とんど無く、一方、オーバーエッチングの度が過ぎて多
結晶体シリコン膜が無くなることもない。
晶表示装置は、図１１に示すように、多結晶体シリコン
のチャネル領域３ｃの厚さがソース、ドレイン領域３
ａ，３ｂの厚さよりも小さい。このため、オフ電流を小
さくでき、かつソース、ドレイン領域上にコンタクトホ
ールを余裕をもって確実に開口することができる。この
ソース、ドレインの製造方法について説明する。まず、
図１２に示すように、ガラス基板１の表面に、例えば、
ＰＥＣＶＤによって下地膜２としてシリコン窒化膜とシ
リコン酸化膜との２層膜を形成し、その上にアモルファ
スシリコン膜を連続して形成する。アモルファスシリコ
ン膜については、本実施の形態では１５０ｎｍ程度の膜
厚とする。エキシマレーザによってトランジスタのチャ
ネル部をアニールして多結晶体シリコンを生成した後、
レジストを図１２に示すようにチャネル領域3ｃの部分
がソース、ドレイン領域３ａ,３ｂの部分よりも薄い形
状で形成する。次に、図１３に示すように、多結晶体シ
リコンに対してパターニングを行い、ドライエッチング
によってチャネル部３を形成する。次に、図１４に示す
ように、アッシングにより上記のレジストのチャネル領
域の部分を除去する。このチャネル領域が開いたレジス
トを用いて、図１５に示すように、チャネル領域のみ薄
くしたチャネル部３を形成することができる。上記の形
状のレジストを形成するためには、図１６および図１７
に示すように、２種類のマスクを用い、抜く部分（チャ
ネル部以外の領域）は２度の露光を、薄く残す部分（チ
ャネル領域）は１度の露光をしてレジストを形成する。
また、通常の膜厚を残す部分（ソース、ドレイン領域）
は２度ともマスクをして露光することにより、領域によ
り露光量を変えておき、現像を行う。上記の露光回数を
変える方法以外に、図１８に示すように、チャネル部以
外の領域に対応する透過領域３７ｄ、ソース、ドレイン
領域に対応する非透過領域３７ａ，３７ｂ、およびチャ
ネル領域に対応する半透過領域３７ｃからなるマスク３
７を用いることにより、１度の露光で同様のレジスト１
７を形成することができる。このようなレジストを形成
しておき、チャネル部のエッチングを行う。通常の多結
晶体シリコンのパターニングに必要なドライエッチを行
った後に、酸素プラズマによってチャネル領域３ｃの部
分の薄いレジストのみを除去する。さらに約１００ｎｍ
の多結晶体シリコン膜をエッチングする。これらの処理
は、ドライエッチ装置内で連続して行うことが可能であ
る。この後、ゲート絶縁膜４として、例えば、ＰＥＣＶ
Ｄによりシリコン酸化膜を７０ｎｍ程度形成した後に、
例えば、Ｃｒ膜を２００ｎｍ程度成膜し、そのＣｒ膜を
パターニングしてゲート電極８，９を形成する。その
後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領
域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとな
るチャネル部のソース、ドレイン領域３ａ，３ｂにボロ
ンイオンを打ち込む。画素領域には画素ごとに対になっ
た２個のｎ型ＴＦＴが配置され、駆動回路領域には信号
線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型
ＴＦＴが配置されている。上記の駆動回路一体型液晶表
示装置は、画素領域と駆動回路領域とに配置されたＴＦ
Ｔを区別して形成せずに、ｎ型ＴＦＴを形成する場合は
基板全体に配置されるｎ型ＴＦＴを形成し、またｐ型Ｔ
ＦＴについても同様とする。続いて、層間絶縁膜６とし
て、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)ＰＥＣＶＤ
によりシリコン酸化膜を厚さ７００ｎｍ程度形成する。
その後、４００℃にて活性化アニールを行う。その後、
ドライエッチにより層間絶縁膜６にコンタクトホール１
０を形成する。このドライエッチは、シリコン酸化膜の
シリコン膜に対するエッチング選択比が比較的大きい、
例えば下記のエッチング条件Ｆにて行う。 （ｆ）エッチング条件Ｆ 圧力：２０Ｐａ ＲＦパワー：１５００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：２０ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜のシリコン膜に対するエッチング選択
比：約１０ 上記の条件によって、多結晶体シリコン膜が５０ｎｍ程
度エッチングされる程度のオーバーエッチングを行う。
この場合、図１２に示すように、コンタクトホール下の
多結晶体シリコン膜が１５０ｎｍと厚いことによって５
０ｎｍ程度のオーバーエッチングを行っても多結晶体シ
リコン膜厚を初期の膜厚の半分以上残すことになる。こ
のオーバーエッチング量は、エッチング選択比から換算
するとシリコン酸化膜を５００ｎｍ程度エッチングする
ことに相当し、７０％程度のオーバーエッチとなる。こ
のため、シリコン酸化膜の表面にエッチングを阻害する
ものがあった場合にも、シリコン酸化膜が残ることはほ
とんど無く、一方、オーバーエッチングの度が過ぎて多
結晶体シリコン膜が無くなることもない。
【００７０】この後の製造方法は実施の形態１の図２お
よび図３における説明と同様である。Ｃｒ膜を１００ｎ
ｍ、Ａｌ系合金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、
順次、スパッタによりコンタクトホール内に成膜し、次
いでパターニングしてソース、ドレイン電極およびソー
ス配線１１を形成する。さらに水素プラズマ中に上記の
基板を３０分間程度曝して、チャネル部３の多結晶体シ
リコンに対して水素化処理を行い、移動度等の特性の向
上や安定化をすることができる。次に、シリコン窒化膜
等で絶縁膜を形成する。駆動回路領域では、上記製造方
法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴとを組み合わ
せてＣＭＯＳ(Complementary Metal Oxide Semiconduct
or)回路を構成して駆動回路を形成する。また、画素領
域では、ｎ型ＴＦＴと画素電極を接続し、さらに、その
上に液晶と接する配向層を形成する。一方、上部ガラス
基板には、カラーフィルタを貼り付け、その上に対向電
極および配向層を形成する。上記の基板と上部ガラス基
板とを、配向層を対面させて一定のギャップを保って固
定し、そのギャップの中に液晶を封入することにより、
液晶表示装置の主要構成部を完成する。
よび図３における説明と同様である。Ｃｒ膜を１００ｎ
ｍ、Ａｌ系合金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、
順次、スパッタによりコンタクトホール内に成膜し、次
いでパターニングしてソース、ドレイン電極およびソー
ス配線１１を形成する。さらに水素プラズマ中に上記の
基板を３０分間程度曝して、チャネル部３の多結晶体シ
リコンに対して水素化処理を行い、移動度等の特性の向
上や安定化をすることができる。次に、シリコン窒化膜
等で絶縁膜を形成する。駆動回路領域では、上記製造方
法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴとを組み合わ
せてＣＭＯＳ(Complementary Metal Oxide Semiconduct
or)回路を構成して駆動回路を形成する。また、画素領
域では、ｎ型ＴＦＴと画素電極を接続し、さらに、その
上に液晶と接する配向層を形成する。一方、上部ガラス
基板には、カラーフィルタを貼り付け、その上に対向電
極および配向層を形成する。上記の基板と上部ガラス基
板とを、配向層を対面させて一定のギャップを保って固
定し、そのギャップの中に液晶を封入することにより、
液晶表示装置の主要構成部を完成する。
【００７１】上記の方法で形成された液晶表示装置で
は、基板内の全領域において、Ｄ≧５００ｎｍ、ｄ1≦
１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2、ｄ1≦ｄ2、が成立す
る。この結果、オフ電流が低く表示特性が良く、配線間
容量を小さくすることができる。このため、コンタクト
不良の発生を抑制することができ、高い歩留りで駆動回
路一体型の液晶表示装置を製造することが可能となる。
は、基板内の全領域において、Ｄ≧５００ｎｍ、ｄ1≦
１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2、ｄ1≦ｄ2、が成立す
る。この結果、オフ電流が低く表示特性が良く、配線間
容量を小さくすることができる。このため、コンタクト
不良の発生を抑制することができ、高い歩留りで駆動回
路一体型の液晶表示装置を製造することが可能となる。
【００７２】（実施の形態４）実施の形態４では、コン
タクトホール底部の多結晶体シリコンをテーパ状の端面
が露出するようにエッチングする。この方法を図１９を
用いて説明する。まず、ガラス基板１の表面に、例え
ば、ＰＥＣＶＤによって下地膜２としてシリコン窒化膜
とシリコン酸化膜との２層膜を形成した後、引き続いて
アモルファスシリコン膜を成膜する。このアモルファス
シリコン膜の膜厚は５０ｎｍ程度とする。この後、エキ
シマレーザによってトランジスタのチャネル部３をアニ
ールして多結晶体シリコンとした後、ドライエッチング
によるパターニングによりチャネル部３を形成する。こ
の後、ゲート絶縁膜４として、例えば、ＰＥＣＶＤによ
りシリコン酸化膜を厚さ７０ｎｍ程度に形成した後、例
えば、Ｃｒ膜を２００ｎｍ程度成膜し、その後このＣｒ
膜をパターニングしてゲート電極およびゲート配線５を
形成する。その後、リンイオンをｎ型ＴＦＴのソース、
ドレイン領域に注入してｎ型ＴＦＴを形成し、ボロンイ
オンをｐ型ＴＦＴのソース、ドレイン領域に注入してｐ
型ＴＦＴを形成する。続いて、層間絶縁膜６として、Ｔ
ＥＯＳ ＰＶＣＶＤによりシリコン酸化膜を５００ｎｍ
程度形成し、４００℃にて活性化アニール処理を行う。
次に、例えば、下記のドライエッチング条件Ｇにて、上
記層間絶縁膜６およびゲート絶縁膜４にコンタクトホー
ル１０を開口する。 （ｇ）エッチング条件Ｇ 圧力：２０Ｐａ ＲＦパワー：１５００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：１００ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜の多結晶体シリコンに対するエッチング
選択比：約１０ まず、シリコン酸化膜６のエッチングを始め、シリコン
酸化膜のエッチングが完了した時点でエッチングを止め
る。この完了時点では、コンタクトホール底部の多結晶
体シリコンがエッチングされている部分が発生している
程度にまで十二分にシリコン酸化膜をエッチングする。
通常は、ソース、ドレイン領域３ａ,３ｂにおける多結
晶体シリコン膜が無くなった部分は、ソース、ドレイン
電極の導電膜とコンタクトがとれない。しかし、本実施
の形態４では、エッチング条件の酸素流量が多いために
レジストを後退させながらエッチングが進行する。多め
の酸素流量はレジストの後退に作用している。このた
め、コンタクトホール内の多結晶体シリコン膜の端面が
テーパ状にエッチングされ、コンタクトホール底部に突
き出すように形成される。このテーパ角が３０°以下と
小さいために、ソース、ドレイン電極の金属膜はシリコ
ン酸化膜の下にテーパ状に突き出している多結晶体シリ
コン膜の端面が広く形成され、図２０に示すように、こ
の部分との接触のみによりコンタクトをとることが可能
である。ただし、テーパ状の端面のみの接触なので、コ
ンタクト抵抗は多少高くなる。また、さらにドライエッ
チング完了後に、ＨＦを含むエッチング液、例えば、Ｈ
Ｆ／ＮＨ4Ｆ＝１／１０を用いたウエットエッチングを
付け加えてもよい。ウエットエッチングによって、コン
タクトホール周囲の多結晶体シリコンの上のシリコン酸
化膜をエッチングしてコンタクトホール径を少し広げ
て、図２１に示すように多結晶体シリコン膜の表面を露
出した構造を形成する。このような形状とすることによ
り、さらに多結晶体シリコンとソース、ドレイン電極と
の接触面積を増大させてコンタクト抵抗を実用上問題の
ないレベルにまで下げることが可能である。
タクトホール底部の多結晶体シリコンをテーパ状の端面
が露出するようにエッチングする。この方法を図１９を
用いて説明する。まず、ガラス基板１の表面に、例え
ば、ＰＥＣＶＤによって下地膜２としてシリコン窒化膜
とシリコン酸化膜との２層膜を形成した後、引き続いて
アモルファスシリコン膜を成膜する。このアモルファス
シリコン膜の膜厚は５０ｎｍ程度とする。この後、エキ
シマレーザによってトランジスタのチャネル部３をアニ
ールして多結晶体シリコンとした後、ドライエッチング
によるパターニングによりチャネル部３を形成する。こ
の後、ゲート絶縁膜４として、例えば、ＰＥＣＶＤによ
りシリコン酸化膜を厚さ７０ｎｍ程度に形成した後、例
えば、Ｃｒ膜を２００ｎｍ程度成膜し、その後このＣｒ
膜をパターニングしてゲート電極およびゲート配線５を
形成する。その後、リンイオンをｎ型ＴＦＴのソース、
ドレイン領域に注入してｎ型ＴＦＴを形成し、ボロンイ
オンをｐ型ＴＦＴのソース、ドレイン領域に注入してｐ
型ＴＦＴを形成する。続いて、層間絶縁膜６として、Ｔ
ＥＯＳ ＰＶＣＶＤによりシリコン酸化膜を５００ｎｍ
程度形成し、４００℃にて活性化アニール処理を行う。
次に、例えば、下記のドライエッチング条件Ｇにて、上
記層間絶縁膜６およびゲート絶縁膜４にコンタクトホー
ル１０を開口する。 （ｇ）エッチング条件Ｇ 圧力：２０Ｐａ ＲＦパワー：１５００Ｗ ＣＨＦ3流量：２００ｓｃｃｍ Ｏ2流量：１００ｓｃｃｍ Ａｒ流量：２００ｓｃｃｍ シリコン酸化膜の多結晶体シリコンに対するエッチング
選択比：約１０ まず、シリコン酸化膜６のエッチングを始め、シリコン
酸化膜のエッチングが完了した時点でエッチングを止め
る。この完了時点では、コンタクトホール底部の多結晶
体シリコンがエッチングされている部分が発生している
程度にまで十二分にシリコン酸化膜をエッチングする。
通常は、ソース、ドレイン領域３ａ,３ｂにおける多結
晶体シリコン膜が無くなった部分は、ソース、ドレイン
電極の導電膜とコンタクトがとれない。しかし、本実施
の形態４では、エッチング条件の酸素流量が多いために
レジストを後退させながらエッチングが進行する。多め
の酸素流量はレジストの後退に作用している。このた
め、コンタクトホール内の多結晶体シリコン膜の端面が
テーパ状にエッチングされ、コンタクトホール底部に突
き出すように形成される。このテーパ角が３０°以下と
小さいために、ソース、ドレイン電極の金属膜はシリコ
ン酸化膜の下にテーパ状に突き出している多結晶体シリ
コン膜の端面が広く形成され、図２０に示すように、こ
の部分との接触のみによりコンタクトをとることが可能
である。ただし、テーパ状の端面のみの接触なので、コ
ンタクト抵抗は多少高くなる。また、さらにドライエッ
チング完了後に、ＨＦを含むエッチング液、例えば、Ｈ
Ｆ／ＮＨ4Ｆ＝１／１０を用いたウエットエッチングを
付け加えてもよい。ウエットエッチングによって、コン
タクトホール周囲の多結晶体シリコンの上のシリコン酸
化膜をエッチングしてコンタクトホール径を少し広げ
て、図２１に示すように多結晶体シリコン膜の表面を露
出した構造を形成する。このような形状とすることによ
り、さらに多結晶体シリコンとソース、ドレイン電極と
の接触面積を増大させてコンタクト抵抗を実用上問題の
ないレベルにまで下げることが可能である。
【００７３】その後は、Ｃｒ膜を１００ｎｍ、Ａｌ系合
金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、順次スパッタ
により成膜し、次いで、パターニングしてソース、ドレ
イン電極およびソース配線１１を形成する。さらに、水
素プラズマ中で上記の基板を３０分間程度曝してチャネ
ル部３の多結晶体シリコンの水素化を行い、移動度等の
特性を向上させ、かつ安定化させる。次いで、シリコン
窒化膜等により絶縁膜を成膜する。駆動回路領域では、
上記製造方法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴと
を組み合わせてＣＭＯＳ回路を構成して駆動回路を形成
する。また、画素領域では、ｎ型ＴＦＴと画素電極を接
続し、さらに、その上に液晶と接する配向層を形成す
る。一方、上部ガラス基板には、カラーフィルタを貼り
付け、その上に対向電極および配向層を形成する。上記
の基板１と上部ガラス基板とを、配向層を対面させて一
定のギャップを保って固定し、そのギャップの中に液晶
を封入することにより、液晶表示装置の主要構成部を完
成する。
金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、順次スパッタ
により成膜し、次いで、パターニングしてソース、ドレ
イン電極およびソース配線１１を形成する。さらに、水
素プラズマ中で上記の基板を３０分間程度曝してチャネ
ル部３の多結晶体シリコンの水素化を行い、移動度等の
特性を向上させ、かつ安定化させる。次いで、シリコン
窒化膜等により絶縁膜を成膜する。駆動回路領域では、
上記製造方法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴと
を組み合わせてＣＭＯＳ回路を構成して駆動回路を形成
する。また、画素領域では、ｎ型ＴＦＴと画素電極を接
続し、さらに、その上に液晶と接する配向層を形成す
る。一方、上部ガラス基板には、カラーフィルタを貼り
付け、その上に対向電極および配向層を形成する。上記
の基板１と上部ガラス基板とを、配向層を対面させて一
定のギャップを保って固定し、そのギャップの中に液晶
を封入することにより、液晶表示装置の主要構成部を完
成する。
【００７４】上記の液晶表示装置では、基板内の全領域
で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、の関係が成立
する。
で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、の関係が成立
する。
【００７５】この結果、オフ電流が小さく、配線間容量
の小さい表示特性が良好な液晶表示装置を作製すること
ができる。上記のエッチング条件の採用により、コンタ
クト不良の発生を少なくすることができ、高歩留りの液
晶表示装置の製造が可能となる。
の小さい表示特性が良好な液晶表示装置を作製すること
ができる。上記のエッチング条件の採用により、コンタ
クト不良の発生を少なくすることができ、高歩留りの液
晶表示装置の製造が可能となる。
【００７６】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含む。
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含む。
【００７７】
【発明の効果】本発明にしたがえば、オフ電流の少ない
ＴＦＴおよび低配線容量を備えることにより表示特性が
良く、かつコンタクト不良の発生を抑制した液晶表示装
置を製造することができる。また、コンタクトホール開
口に伴う問題に起因する歩留り低下を防止することがで
きるので、低コストで液晶表示装置を製造することが可
能となる。
ＴＦＴおよび低配線容量を備えることにより表示特性が
良く、かつコンタクト不良の発生を抑制した液晶表示装
置を製造することができる。また、コンタクトホール開
口に伴う問題に起因する歩留り低下を防止することがで
きるので、低コストで液晶表示装置を製造することが可
能となる。
【図１】 実施の形態１における液晶表示装置の製造方
法を説明する図面である。
法を説明する図面である。
【図２】 実施の形態１の製造方法を用いて製造した液
晶表示装置の駆動回路部の断面図である。
晶表示装置の駆動回路部の断面図である。
【図３】 実施の形態１の製造方法を用いて製造した液
晶表示装置の表示画素の断面図である。
晶表示装置の表示画素の断面図である。
【図４】 実施の形態２における液晶表示装置の製造方
法を説明する図面である。
法を説明する図面である。
【図５】 実施の形態２における液晶表示装置の他の製
造方法を説明する図面である。
造方法を説明する図面である。
【図６】 図５のＳ部の拡大図である。
【図７】 実施の形態２における液晶表示装置のさらに
別の製造方法を説明する図面である。
別の製造方法を説明する図面である。
【図８】 実施の形態２における液晶表示装置のその他
の製造方法を説明する図面である。
の製造方法を説明する図面である。
【図９】 図８の状態から、ゲート電極をマスクにゲー
ト絶縁膜をエッチング削除した段階の断面図である。
ト絶縁膜をエッチング削除した段階の断面図である。
【図１０】 図９の状態から、層間絶縁膜を成膜して、
その後、コンタクトホールを開口した段階の断面図であ
る。
その後、コンタクトホールを開口した段階の断面図であ
る。
【図１１】 実施の形態３における液晶表示装置の製造
方法を説明する図である。
方法を説明する図である。
【図１２】 図１１に示す製造方法の初期段階におい
て、多結晶体シリコン層の上にレジストを形成した段階
の断面図である。
て、多結晶体シリコン層の上にレジストを形成した段階
の断面図である。
【図１３】 図１２の段階から、レジストをマスクに多
結晶体シリコンをパターニングした段階の断面図であ
る。
結晶体シリコンをパターニングした段階の断面図であ
る。
【図１４】 図１３の段階から、レジストにアッシング
を行った段階の断面図である。
を行った段階の断面図である。
【図１５】 図１４の段階から、レジストをマスクに多
結晶体シリコンをパターニングした段階の断面図であ
る。
結晶体シリコンをパターニングした段階の断面図であ
る。
【図１６】 実施の形態３における液晶表示装置のＴＦ
Ｔのチャネル部をパターニングするレジストを形成する
１つの方法を説明する図である。
Ｔのチャネル部をパターニングするレジストを形成する
１つの方法を説明する図である。
【図１７】 図１６の状態から、もう一つのマスクを用
いてレジストに露光処理を施した段階の断面図である。
いてレジストに露光処理を施した段階の断面図である。
【図１８】 実施の形態３における液晶表示装置のＴＦ
Ｔのチャネル部をパターニングするレジストを形成する
他の方法を説明する図である。
Ｔのチャネル部をパターニングするレジストを形成する
他の方法を説明する図である。
【図１９】 実施の形態４における液晶表示装置の製造
方法を説明する図である。
方法を説明する図である。
【図２０】 図１９の状態からレジストを除去した後
に、ソース、ドレイン電極の導電膜を形成した段階の断
面図である。
に、ソース、ドレイン電極の導電膜を形成した段階の断
面図である。
【図２１】 実施の形態４における液晶表示装置の他の
製造方法を説明する図である。
製造方法を説明する図である。
【図２２】 従来の液晶表示装置の製造方法を説明する
図である。
図である。
１ ガラス基板、２ 下地膜、３ チャネル部、３ａ，
３ｂ ソース、ドレイン電極、３ｃ チャネル領域、４
ゲート絶縁膜、５ ゲート電極、６ 層間絶縁膜、７
レジスト、８,９ ソース、ドレイン電極、１０ コ
ンタクトホール、１１ 絶縁膜、１２ 画素電極、１３
配向層、１５ ｎ型ＴＦＴ、１６ ｐ型ＴＦＴ、１７
レジスト、２２ カラーフィルタ、２３ 対向電極、
２４ 配向層、３０ 液晶、３７ 露光マスク、Ｄ 層
間絶縁膜とゲート絶縁膜との合計厚さ、ｄ1 チャネル
領域の厚さ、ｄ2 ソース、ドレイン領域の厚さ、ｄ3
コンタクトホース底部のソース、ドレイン領域の厚さ。
３ｂ ソース、ドレイン電極、３ｃ チャネル領域、４
ゲート絶縁膜、５ ゲート電極、６ 層間絶縁膜、７
レジスト、８,９ ソース、ドレイン電極、１０ コ
ンタクトホール、１１ 絶縁膜、１２ 画素電極、１３
配向層、１５ ｎ型ＴＦＴ、１６ ｐ型ＴＦＴ、１７
レジスト、２２ カラーフィルタ、２３ 対向電極、
２４ 配向層、３０ 液晶、３７ 露光マスク、Ｄ 層
間絶縁膜とゲート絶縁膜との合計厚さ、ｄ1 チャネル
領域の厚さ、ｄ2 ソース、ドレイン領域の厚さ、ｄ3
コンタクトホース底部のソース、ドレイン領域の厚さ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ ５Ｆ１１０ 21/336 ６１６Ｋ ６１６Ｔ ６１８Ｄ ６２７Ｃ (72)発明者 竹口 徹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 村井 一郎 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA35 JA40 JA46 JB56 KA04 KA10 KB25 MA08 MA15 MA18 MA27 MA30 MA35 NA13 NA29 4M104 AA01 AA08 AA09 AA10 BB04 CC01 CC05 DD08 DD12 DD22 DD23 DD37 FF07 FF16 FF18 FF22 FF27 GG09 GG10 GG14 GG20 HH15 5C094 AA42 AA44 BA03 BA43 CA19 CA24 DA14 DA15 EA04 EA07 EB02 ED03 FB12 FB15 GB10 5F004 AA05 CA01 DA01 DA16 DA23 DA26 DA30 DB03 DB07 EA10 EA28 EB01 EB03 FA08 5F033 GG04 JJ01 JJ07 JJ09 KK01 KK07 MM08 MM13 NN06 NN07 NN13 NN16 PP15 QQ11 QQ15 QQ23 QQ24 QQ25 QQ34 QQ37 QQ72 QQ74 QQ89 QQ92 QQ94 RR04 RR06 SS04 SS15 VV15 XX07 XX09 XX24 5F110 AA02 AA06 AA26 BB02 BB04 CC02 DD02 DD13 DD14 DD17 EE04 FF02 FF03 FF09 FF30 GG02 GG13 GG22 GG25 GG26 GG45 GG58 HJ01 HJ04 HJ13 HJ23 HL04 HL06 HL12 HL14 HL23 HM02 NN03 NN04 NN23 NN24 NN35 NN72 PP03 QQ04 QQ05 QQ11 QQ25
Claims (22)
- 【請求項１】 薄膜トランジスタ(TFT:Thin Film Trans
istor)を含む駆動回路一体型の液晶表示装置の製造方法
であって、 ソース、ドレイン領域とチャネル領域とを有する前記Ｔ
ＦＴの半導体層を基板の上に形成する工程と、 前記半導体層および基板の上を覆うゲート絶縁膜を形成
する工程と、 前記チャネル領域の上方の前記ゲート絶縁膜に接する部
分にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜を形成する工程と、 前記ソース、ドレイン領域の上の前記層間絶縁膜および
前記ゲート絶縁膜に当該ソース、ドレイン領域に達する
コンタクトホールを開口する工程とを備え、 前記コンタクトホールを開口する工程は、第１のエッチ
ング条件によって前記層間絶縁膜を実質的に開口する第
１開口工程と、第２のエッチング条件によって前記半導
体層を前記コンタクトホール底部に実質的に露出させる
第２開口工程とを有し、 前記第１のエッチング条件では、前記第２のエッチング
条件よりもエッチング速度が大きく、前記第２のエッチ
ング条件では、前記半導体層の上に接する絶縁膜の前記
半導体層に対するエッチング選択比が前記第１のエッチ
ング条件よりも大きい、液晶表示装置の製造方法。 - 【請求項２】 前記層間絶縁膜および前記ゲート絶縁膜
の厚さの合計Ｄが５００ｎｍ以上あり、前記チャネル領
域の厚さｄ1が１００ｎｍ以下であり、（Ｄ／ｄ1）が１
０以上である、請求項１に記載の液晶表示装置の製造方
法。 - 【請求項３】 前記第２のエッチング条件では、前記半
導体層の上に接する絶縁膜の前記半導体層に対するエッ
チング選択比を(Ｄ／ｄ1）以上とする、請求項１または
２に記載の液晶表示装置の製造方法。 - 【請求項４】 前記第２開口工程では、コンタクトホー
ル底部下の前記半導体層の厚さを１／２以上残して該半
導体層をエッチングする、請求項１〜３のいずれかに記
載の液晶表示装置の製造方法。 - 【請求項５】 前記第２開口工程では、ウエットエッチ
ングによりエッチングを行う、請求項１〜４のいずれか
に記載の液晶表示装置の製造方法。 - 【請求項６】 レジストを付けたままウエットエッチン
グを行う場合において、アッシングによりレジストを後
退させた後にウエットエッチングを行う、請求項５に記
載の液晶表示装置の製造方法。 - 【請求項７】 前記ゲート電極の形成後であって、前記
層間絶縁膜の形成前に、前記ゲート絶縁膜を介して前記
ソース、ドレイン領域に不純物を打ち込む工程と、その
不純物打込み工程の後に前記ゲート電極下以外の領域の
ゲート絶縁膜を除去する工程とを有し、前記層間絶縁膜
は前記ゲート電極、前記ソース、ドレイン領域および基
板の上を覆って形成され、前記開口工程において、エッ
チング排気中の前記不純物をモニタし、その不純物が増
大した時点を、そのエッチングが前記層間絶縁膜から前
記ソース、ドレイン領域にかかった時点と判断して、前
記エッチング条件を変更する、請求項１〜４のいずれか
に記載の液晶表示装置の製造方法。 - 【請求項８】 前記半導体層形成の工程において、前記
チャネル領域の半導体層の厚さを前記ソース、ドレイン
領域の半導体層の厚さよりも薄く形成する、請求項１〜
４のいずれかに記載の液晶表示装置の製造方法。 - 【請求項９】 前記半導体層の形成にレジストを用いる
工程において、半導体層のパターニングに用いたレジス
トの前記ソース、ドレイン領域の上の部分を残し、チャ
ネル領域上のレジストの部分を除去した後に、チャネル
領域の半導体層をエッチングする、請求項８に記載の液
晶表示装置の製造方法。 - 【請求項１０】 薄膜トランジスタ(TFT:Thin Film Tra
nsistor)を含む駆動回路一体型の液晶表示装置の製造方
法であって、 ソース、ドレイン領域とチャネル領域とを有する前記Ｔ
ＦＴの半導体層を基板の上に形成する工程と、 前記半導体層および基板の上を覆うゲート絶縁膜を形成
する工程と、 前記チャネル領域の上方の前記ゲート絶縁膜に接する部
分にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜を形成する工程と、 前記層間絶縁膜および前記ゲート絶縁膜に前記半導体層
のソース、ドレイン領域に達するコンタクトホールを開
口する工程とを備え、 前記コンタクトホールを開口する工程では、レジストを
後退させながら層間絶縁膜、ゲート絶縁膜および前記半
導体層に対してエッチングを行い、前記半導体層の端面
をテーパ状にコンタクトホール底部に露出させる、請求
項１〜３のいずれかに記載の液晶表示装置の製造方法。 - 【請求項１１】 前記コンタクトホール開口工程では、
エッチングに用いるガス中の酸素流量を７０ｓｃｃｍ(s
tandard cubic cm/min)以上とする、請求項１０に記載
の液晶表示装置の製造方法。 - 【請求項１２】 前記開口工程に引き続いて、ウエット
エッチングにより前記テーパ状端面に連なる半導体層の
上の絶縁膜をエッチングして当該半導体層の上面端部を
も前記コンタクトホール底部に露出させる、請求項１０
または１１に記載の液晶表示装置の製造方法。 - 【請求項１３】 前記コンタクトホールを開口する工程
において、エッチングの排気中の酸素をモニタして、排
気中の酸素量の大小により前記エッチングの進行段階を
検知して、エッチング条件を変更する、請求項１〜１２
のいずれかに記載の液晶表示装置の製造方法。 - 【請求項１４】 薄膜トランジスタ(TFT:Thin Film Tra
nsistor)を有する駆動回路一体型の液晶表示装置であっ
て、 基板の上に形成された、ソース、ドレイン領域とチャネ
ル領域とを有する前記ＴＦＴの半導体層と、 前記半導体層を覆うゲート絶縁膜と、 前記半導体層におけるチャネル領域の上方において前記
ゲート絶縁膜に接するゲート電極と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜と、 前記ソース、ドレイン領域上の前記ゲート絶縁膜および
層間絶縁膜に開口されたコンタクトホール底部で前記ソ
ース、ドレイン領域と接触する、前記層間絶縁膜の上に
位置する導電膜とを備え、 前記導電膜に接している前記ソース、ドレイン領域の半
導体層の厚さｄ3は導電膜に接していない領域のソー
ス、ドレイン領域の半導体層の厚さｄ2以下で、かつｄ2
／２以上であり、前記層間絶縁膜および前記ゲート絶縁
膜の膜厚合計Ｄは５００ｎｍ以上、前記チャネル領域の
半導体層の厚さｄ1は１００ｎｍ以下であり、（Ｄ/
ｄ1）が１０以上である、液晶表示装置。 - 【請求項１５】 前記ソース、ドレイン領域の半導体層
の厚さｄ2が前記チャネル領域の半導体層の厚さｄ1より
も厚い、請求項１４に記載の液晶表示装置。 - 【請求項１６】 前記ゲート絶縁膜は前記ゲート電極の
下にのみ設けられ、前記ソース、ドレイン領域は不純物
を含まない層間絶縁膜によって直接覆われている、請求
項１４または１５に記載の液晶表示装置。 - 【請求項１７】 薄膜トランジスタ(TFT:Thin Film Tra
nsistor)を有する駆動回路一体型の液晶表示装置であっ
て、 基板の上に形成された、ソース、ドレイン領域とチャネ
ル領域とを有する前記ＴＦＴの半導体層と、 前記半導体層を覆うゲート絶縁膜と、 前記半導体層におけるチャネル領域の上方において前記
ゲート絶縁膜に接するゲート電極と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜と、 前記ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部で前記ソース、ドレイン領域と接する、前記層間
絶縁膜の上に位置する導電膜とを備え、 前記層間絶縁膜および前記ゲート絶縁膜の膜厚合計Ｄは
５００ｎｍ以上、前記チャネル領域の半導体層の厚さｄ
1は１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上であ
り、前記ソース、ドレイン領域は、前記半導体層のテー
パ状の端面部で前記導電膜に接している部分を含む、液
晶表示装置。 - 【請求項１８】 前記ソース、ドレイン領域は、前記テ
ーパ状端面部に連なる半導体層の上面部で前記導電膜に
接している部分をさらに含む、請求項１７に記載の液晶
表示装置。 - 【請求項１９】 薄膜トランジスタ(TFT:Thin Film Tra
nsistor)を有する駆動回路一体型の液晶表示装置であっ
て、 基板の上に形成された、ソース、ドレイン領域とチャネ
ル領域とを有する前記ＴＦＴの半導体層と、 前記半導体層を覆うゲート絶縁膜と、 前記半導体層におけるチャネル領域の上方において前記
ゲート絶縁膜に接するゲート電極と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜と、 前記ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部で前記ソース、ドレイン領域と接する、前記層間
絶縁膜の上に位置する導電膜とを備え、 前記ソース、ドレイン領域の半導体層の厚さｄ2が前記
チャネル領域の半導体層の厚さｄ1よりも厚い、液晶表
示装置。 - 【請求項２０】 前記ソース、ドレイン領域の半導体層
の厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、前
記チャネル領域の半導体層の厚さｄ1が２５〜７０ｎｍ
の範囲内にある、請求項１９に記載の液晶表示装置。 - 【請求項２１】 薄膜トランジスタ(TFT:Thin Film Tra
nsistor)を有する駆動回路一体型の液晶表示装置であっ
て、 基板の上に形成された、ソース、ドレイン領域とチャネ
ル領域とを有する前記ＴＦＴの半導体層と、 前記半導体層を覆うゲート絶縁膜と、 前記半導体層におけるチャネル領域の上方において前記
ゲート絶縁膜に接するゲート電極と、 前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁
膜と、 前記ソース、ドレイン領域上の絶縁膜のコンタクトホー
ル底部で前記ソース、ドレイン領域と接する、前記層間
絶縁膜の上に位置する導電膜とを備え、 前記ソース、ドレイン領域は、前記半導体層のテーパ状
の端面部で前記導電膜に接している部分を含む、液晶表
示装置。 - 【請求項２２】 前記ソース、ドレイン領域のテーパ状
端面部は、前記導電膜が前記基板に接触している部分に
連続して位置している、請求項２１に記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080241A JP4132556B2 (ja) | 2000-03-22 | 2000-03-22 | 液晶表示装置および液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080241A JP4132556B2 (ja) | 2000-03-22 | 2000-03-22 | 液晶表示装置および液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001264813A true JP2001264813A (ja) | 2001-09-26 |
| JP4132556B2 JP4132556B2 (ja) | 2008-08-13 |
Family
ID=18597377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000080241A Expired - Fee Related JP4132556B2 (ja) | 2000-03-22 | 2000-03-22 | 液晶表示装置および液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4132556B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289864A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| JP2005129920A (ja) * | 2003-10-03 | 2005-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2006126293A (ja) * | 2004-10-26 | 2006-05-18 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| KR100600875B1 (ko) * | 2004-06-10 | 2006-07-14 | 삼성에스디아이 주식회사 | 평판 표시 장치용 반도체 소자 및 그 형성 방법 |
| JP2006284797A (ja) * | 2005-03-31 | 2006-10-19 | Aomori Prefecture | 配線付基板およびその製造方法並びに表示装置 |
| US7642605B2 (en) * | 2004-02-10 | 2010-01-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2013016785A (ja) * | 2011-06-10 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2013055348A (ja) * | 2012-11-12 | 2013-03-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015057831A (ja) * | 2007-03-26 | 2015-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2015151337A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社 東芝 | 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103901691B (zh) * | 2012-12-26 | 2016-08-17 | 上海天马微电子有限公司 | 液晶显示面板及制造方法 |
| CN104779171A (zh) | 2015-05-05 | 2015-07-15 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示装置 |
-
2000
- 2000-03-22 JP JP2000080241A patent/JP4132556B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289864A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| JP2005129920A (ja) * | 2003-10-03 | 2005-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7642605B2 (en) * | 2004-02-10 | 2010-01-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100600875B1 (ko) * | 2004-06-10 | 2006-07-14 | 삼성에스디아이 주식회사 | 평판 표시 장치용 반도체 소자 및 그 형성 방법 |
| JP2006126293A (ja) * | 2004-10-26 | 2006-05-18 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2006284797A (ja) * | 2005-03-31 | 2006-10-19 | Aomori Prefecture | 配線付基板およびその製造方法並びに表示装置 |
| JP2015057831A (ja) * | 2007-03-26 | 2015-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016195267A (ja) * | 2007-03-26 | 2016-11-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018029208A (ja) * | 2007-03-26 | 2018-02-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018152621A (ja) * | 2007-03-26 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020039006A (ja) * | 2007-03-26 | 2020-03-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013016785A (ja) * | 2011-06-10 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US10192990B2 (en) | 2011-06-10 | 2019-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2013055348A (ja) * | 2012-11-12 | 2013-03-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2015151337A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社 東芝 | 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 |
| JPWO2015151337A1 (ja) * | 2014-03-31 | 2017-04-13 | 株式会社東芝 | 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4132556B2 (ja) | 2008-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3464944B2 (ja) | 薄膜トランジスタ基板、その製造方法および液晶表示装置 | |
| JP2008218960A (ja) | 薄膜トランジスタ装置、その製造方法、及び表示装置 | |
| KR19990088504A (ko) | 박막트랜지스터및그제조방법 | |
| US6884736B2 (en) | Method of forming contact plug on silicide structure | |
| JP2005340776A (ja) | 半導体素子及びその製造方法 | |
| JP2001264813A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| JPH06132303A (ja) | 薄膜トランジスタおよびその作製方法 | |
| US5849604A (en) | Method of manufacturing a semiconductor device | |
| US20040173567A1 (en) | Method of forming a lamination film pattern and improved lamination film pattern | |
| JP4411677B2 (ja) | 半導体装置の製造方法 | |
| JP2000195950A (ja) | 半導体装置及びその製造方法 | |
| JP2007311747A (ja) | 半導体装置の製造方法、半導体装置及び表示装置 | |
| JP2007033786A (ja) | 表示装置 | |
| US5648146A (en) | Metallic wiring substrate | |
| US20050224794A1 (en) | Semiconductor device manufacturing method | |
| JP2001005033A (ja) | 液晶表示装置及びその製造方法 | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JPH10256187A (ja) | 半導体装置及びその製造方法 | |
| JPH1146000A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2004247413A (ja) | トランジスタおよびその製造方法、並びに該トランジスタを用いた液晶表示装置 | |
| JP2007115750A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07183526A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP4599603B2 (ja) | トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061002 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070907 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080312 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080313 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |