JP2002100639A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002100639A JP2002100639A JP2000285778A JP2000285778A JP2002100639A JP 2002100639 A JP2002100639 A JP 2002100639A JP 2000285778 A JP2000285778 A JP 2000285778A JP 2000285778 A JP2000285778 A JP 2000285778A JP 2002100639 A JP2002100639 A JP 2002100639A
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Abstract
(57)【要約】
【課題】 信頼性の高いＴ型ゲート電極を形成可能な半
導体装置およびその製造方法を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１上に、ノンドー
プＧａＡｓバッファ層２，ノンドープＩｎＧａＡｓチャ
ネル層３，ｎ型ＡｌＧａＡｓ電子供給層４，ｎ型ＧａＡ
ｓコンタクト層５がエピタキシャル成長により順次に積
層されて、半導体基板（１，２，３，４，５）が形成さ
れている。そして、この半導体基板上（より正確にはｎ
型ＧａＡｓコンタクト層５）上に、ソース電極６及びド
レイン電極７がＡｕＧｅ／Ｎｉ／Ａｕ合金で形成され、
さらに、絶縁膜（具体的にはＳｉＯ 2絶縁膜）８が形成
されている。ここで、ＳｉＯ2絶縁膜８に形成される開
口部１１の開口幅は上部から下部に行くに従って（すな
わち、半導体基板に向かうに従って）徐々に狭くなって
いる。
導体装置およびその製造方法を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１上に、ノンドー
プＧａＡｓバッファ層２，ノンドープＩｎＧａＡｓチャ
ネル層３，ｎ型ＡｌＧａＡｓ電子供給層４，ｎ型ＧａＡ
ｓコンタクト層５がエピタキシャル成長により順次に積
層されて、半導体基板（１，２，３，４，５）が形成さ
れている。そして、この半導体基板上（より正確にはｎ
型ＧａＡｓコンタクト層５）上に、ソース電極６及びド
レイン電極７がＡｕＧｅ／Ｎｉ／Ａｕ合金で形成され、
さらに、絶縁膜（具体的にはＳｉＯ 2絶縁膜）８が形成
されている。ここで、ＳｉＯ2絶縁膜８に形成される開
口部１１の開口幅は上部から下部に行くに従って（すな
わち、半導体基板に向かうに従って）徐々に狭くなって
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】従来、ＨＥＭＴでは、遮断周波数の高周
波化、雑音指数を小さくするために、短ゲート長化が要
求されている。しかしながら、単にゲート長を短縮する
と、ゲート抵抗が増大し、素子特性は向上しないばかり
か、かえって悪化するため、ゲート電極のチャネルに接
する部分のみ短縮し、ゲート電極上部に低抵抗部分を設
けた低抵抗ゲート電極が用いられている。このようなゲ
ート電極は断面形状がＴ型をしているためＴゲート、ま
たはマッシュルームゲートと呼ばれている。
波化、雑音指数を小さくするために、短ゲート長化が要
求されている。しかしながら、単にゲート長を短縮する
と、ゲート抵抗が増大し、素子特性は向上しないばかり
か、かえって悪化するため、ゲート電極のチャネルに接
する部分のみ短縮し、ゲート電極上部に低抵抗部分を設
けた低抵抗ゲート電極が用いられている。このようなゲ
ート電極は断面形状がＴ型をしているためＴゲート、ま
たはマッシュルームゲートと呼ばれている。
【０００３】Ｔゲートを作製するには、低感度，高感
度，中感度の電子線レジストを順次積層して露光，現像
することにより、基板に接触している下層のレジストは
ゲート長を規定する小さい線幅で形成し、中層のレジス
トは大きな線幅のパターンを形成し、上層のレジストは
中層のレジストよりも小さな線幅のパターンであるがゲ
ート電極上部に設ける低抵抗の部分を形成する目的に合
った大きい線幅を形成して、中層レジストと上層レジス
トでリフトオフに有利なアンダーカット形状のレジスト
パターンを形成した後、リセスエッチングを行い、最後
にゲート電極となるべき金属を蒸着してリフトオフする
方法が一般的である（例えば、文献「IEDMTech. Dig.,p
613-616(1983)」を参照）。
度，中感度の電子線レジストを順次積層して露光，現像
することにより、基板に接触している下層のレジストは
ゲート長を規定する小さい線幅で形成し、中層のレジス
トは大きな線幅のパターンを形成し、上層のレジストは
中層のレジストよりも小さな線幅のパターンであるがゲ
ート電極上部に設ける低抵抗の部分を形成する目的に合
った大きい線幅を形成して、中層レジストと上層レジス
トでリフトオフに有利なアンダーカット形状のレジスト
パターンを形成した後、リセスエッチングを行い、最後
にゲート電極となるべき金属を蒸着してリフトオフする
方法が一般的である（例えば、文献「IEDMTech. Dig.,p
613-616(1983)」を参照）。
【０００４】特開平０６−１６８８７０号には、レジス
トを２層積層して上層レジストに難溶化層を形成するこ
とで、オーバーハング形状を形成して、Ｔゲートの低抵
抗層部分を規定するとともにゲート長を短縮させる方法
が提案されている。
トを２層積層して上層レジストに難溶化層を形成するこ
とで、オーバーハング形状を形成して、Ｔゲートの低抵
抗層部分を規定するとともにゲート長を短縮させる方法
が提案されている。
【０００５】また、特開平０８−０３１８４４号には、
１回のパターニングでＴゲートを形成する方法が提案さ
れている。
１回のパターニングでＴゲートを形成する方法が提案さ
れている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
０６−１６８８７０号に示されている仕方では、２層の
レジストを１回で露光するため、下層レジストの開口寸
法の再現性の制御が難しく、また、基板と下層レジスト
との密着性が悪くリセスエッチングのときにマスク寸法
どおりにエッチングが行われないという問題がある。
０６−１６８８７０号に示されている仕方では、２層の
レジストを１回で露光するため、下層レジストの開口寸
法の再現性の制御が難しく、また、基板と下層レジスト
との密着性が悪くリセスエッチングのときにマスク寸法
どおりにエッチングが行われないという問題がある。
【０００７】また、特開平０８−３１８４４号に示され
ているゲート形成法では、０．１μｍ程度まで開口幅が
狭くなっていくと、図３に示すように、Ｔ型ゲート電極
１０９となるべきゲート金属１２０がゲート長を規定す
る開口部１１１に入っていきにくくなり、ゲート電極１
０９がＴ型に形成されなかったり、またＴ型ゲート電極
１０９のＴ型となるゲート金属１２０の厚さが足りず
に、プロセス途中，評価途中にはがれてしまうという問
題があった。なお、図３において、符号１０１は半絶縁
性ＧａＡｓ基板，符号１０２はノンドープＧａＡｓバッ
ファ層，符号１０３はノンドープＩｎＧａＡｓチャネル
層，符号１０４はｎ型ＡｌＧａＡｓ電子供給層，符号１
０５はｎ型ＧａＡｓコンタクト層，符号１０６はソース
電極，符号１０７はドレイン電極，符号１０８は絶縁
膜，符号１０９はゲート電極である。
ているゲート形成法では、０．１μｍ程度まで開口幅が
狭くなっていくと、図３に示すように、Ｔ型ゲート電極
１０９となるべきゲート金属１２０がゲート長を規定す
る開口部１１１に入っていきにくくなり、ゲート電極１
０９がＴ型に形成されなかったり、またＴ型ゲート電極
１０９のＴ型となるゲート金属１２０の厚さが足りず
に、プロセス途中，評価途中にはがれてしまうという問
題があった。なお、図３において、符号１０１は半絶縁
性ＧａＡｓ基板，符号１０２はノンドープＧａＡｓバッ
ファ層，符号１０３はノンドープＩｎＧａＡｓチャネル
層，符号１０４はｎ型ＡｌＧａＡｓ電子供給層，符号１
０５はｎ型ＧａＡｓコンタクト層，符号１０６はソース
電極，符号１０７はドレイン電極，符号１０８は絶縁
膜，符号１０９はゲート電極である。
【０００８】本発明は、信頼性の高いＴ型ゲート電極を
形成可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
形成可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上に開口部を有
する絶縁膜と該開口部にＴ型ゲート電極の下部が配設さ
れた半導体装置において、前記絶縁膜の開口部の開口幅
が半導体基板に向かうに従って徐々に狭くなるように形
成されていることを特徴としている。
に、請求項１記載の発明は、半導体基板上に開口部を有
する絶縁膜と該開口部にＴ型ゲート電極の下部が配設さ
れた半導体装置において、前記絶縁膜の開口部の開口幅
が半導体基板に向かうに従って徐々に狭くなるように形
成されていることを特徴としている。
【００１０】また、請求項２記載の発明は、請求項１記
載の半導体装置において、前記絶縁膜の開口部の上部の
開口幅と下部の開口幅との比が１．５〜１．２であるこ
とを特徴としている。
載の半導体装置において、前記絶縁膜の開口部の上部の
開口幅と下部の開口幅との比が１．５〜１．２であるこ
とを特徴としている。
【００１１】また、請求項３記載の発明は、請求項１記
載の半導体装置において、前記絶縁膜は、ＳｉＯ2絶縁
膜であることを特徴としている。
載の半導体装置において、前記絶縁膜は、ＳｉＯ2絶縁
膜であることを特徴としている。
【００１２】また、請求項４記載の発明は、絶縁膜を表
面に有する半導体基板にＴ型ゲート電極を形成する半導
体装置の製造方法であって、前記絶縁膜を有する半導体
基板上にＴ型ゲート下部を形成するためのレジストパタ
ーンを形成し、該レジストパターンをマスクにして前記
絶縁膜に対して異方性のドライエッチングを行った後に
等方性のウェットエッチングを行なって前記絶縁膜に開
口部を形成し、次に、Ｔ型ゲート電極の上部を形成する
ためのレジストパターンを形成した後に、前記絶縁膜に
形成された開口部内とＴ型ゲート電極の上部を形成する
ためのレジストパターン内とにゲート金属を堆積してＴ
型ゲート電極を形成することを特徴としている。
面に有する半導体基板にＴ型ゲート電極を形成する半導
体装置の製造方法であって、前記絶縁膜を有する半導体
基板上にＴ型ゲート下部を形成するためのレジストパタ
ーンを形成し、該レジストパターンをマスクにして前記
絶縁膜に対して異方性のドライエッチングを行った後に
等方性のウェットエッチングを行なって前記絶縁膜に開
口部を形成し、次に、Ｔ型ゲート電極の上部を形成する
ためのレジストパターンを形成した後に、前記絶縁膜に
形成された開口部内とＴ型ゲート電極の上部を形成する
ためのレジストパターン内とにゲート金属を堆積してＴ
型ゲート電極を形成することを特徴としている。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明に係る半導体装置の構
成例を示す図である。図１の半導体装置は、半絶縁性Ｇ
ａＡｓ基板１上に、ノンドープＧａＡｓバッファ層２，
ノンドープＩｎＧａＡｓチャネル層３，ｎ型ＡｌＧａＡ
ｓ電子供給層４，ｎ型ＧａＡｓコンタクト層５がエピタ
キシャル成長により順次に積層されて、半導体基板
（１，２，３，４，５）が形成されている。そして、こ
の半導体基板上（より正確にはｎ型ＧａＡｓコンタクト
層５）上に、ソース電極６及びドレイン電極７がＡｕＧ
ｅ／Ｎｉ／Ａｕ合金で形成され、さらに、絶縁膜（具体
的にはＳｉＯ2絶縁膜）８が形成されている。
基づいて説明する。図１は本発明に係る半導体装置の構
成例を示す図である。図１の半導体装置は、半絶縁性Ｇ
ａＡｓ基板１上に、ノンドープＧａＡｓバッファ層２，
ノンドープＩｎＧａＡｓチャネル層３，ｎ型ＡｌＧａＡ
ｓ電子供給層４，ｎ型ＧａＡｓコンタクト層５がエピタ
キシャル成長により順次に積層されて、半導体基板
（１，２，３，４，５）が形成されている。そして、こ
の半導体基板上（より正確にはｎ型ＧａＡｓコンタクト
層５）上に、ソース電極６及びドレイン電極７がＡｕＧ
ｅ／Ｎｉ／Ａｕ合金で形成され、さらに、絶縁膜（具体
的にはＳｉＯ2絶縁膜）８が形成されている。
【００１４】そして、ＳｉＯ2絶縁膜８には開口部１１
が形成され、開口部１１を通してｎ型ＧａＡｓ層５をエ
ッチングしてリセス溝１２が形成され、開口部１１，リ
セス溝１２にゲート金属２０が入って、Ｔ型ゲート電極
９が形成されている。
が形成され、開口部１１を通してｎ型ＧａＡｓ層５をエ
ッチングしてリセス溝１２が形成され、開口部１１，リ
セス溝１２にゲート金属２０が入って、Ｔ型ゲート電極
９が形成されている。
【００１５】ここで、ＳｉＯ2絶縁膜８に形成される開
口部１１の開口幅は上部から下部に行くに従って（すな
わち、半導体基板に向かうに従って）徐々に狭くなって
いる。具体的には、開口部１１の上部の開口幅は、下部
の開口幅の１．２〜１．５倍となっている。
口部１１の開口幅は上部から下部に行くに従って（すな
わち、半導体基板に向かうに従って）徐々に狭くなって
いる。具体的には、開口部１１の上部の開口幅は、下部
の開口幅の１．２〜１．５倍となっている。
【００１６】次に、本発明の半導体装置の製造方法を図
２を用いて説明する。図２を参照すると、先ず、半導体
基板（１，２，３，４，５）上に、ソース電極６，ドレ
イン電極７を形成し、しかる後、ＳｉＯ2絶縁膜８を２
０００Åの厚さに堆積する(図２(ａ))。
２を用いて説明する。図２を参照すると、先ず、半導体
基板（１，２，３，４，５）上に、ソース電極６，ドレ
イン電極７を形成し、しかる後、ＳｉＯ2絶縁膜８を２
０００Åの厚さに堆積する(図２(ａ))。
【００１７】次いで、電子線レジスト１０を全面に塗布
し、電子線レジスト１０のゲート電極形成予定領域に開
口３０を設ける(図２(ｂ))。
し、電子線レジスト１０のゲート電極形成予定領域に開
口３０を設ける(図２(ｂ))。
【００１８】しかる後、ＳｉＯ2絶縁膜８に対し、電子
線レジスト１０のパターンをマスクにしてＣＦ4／Ｈ2プ
ラズマで異方性のドライエッチングを行う。そして、エ
ッチング後、電子線レジスト１０を剥離し、ＢＨＦによ
るウェットエッチングで等方的にエッチングを行う(図
２(ｃ))。この工程により、ＳｉＯ2絶縁膜８には開口部
１１が形成され、開口部１１の上部の開口幅は下部の開
口幅の１．２〜１．５倍となる。
線レジスト１０のパターンをマスクにしてＣＦ4／Ｈ2プ
ラズマで異方性のドライエッチングを行う。そして、エ
ッチング後、電子線レジスト１０を剥離し、ＢＨＦによ
るウェットエッチングで等方的にエッチングを行う(図
２(ｃ))。この工程により、ＳｉＯ2絶縁膜８には開口部
１１が形成され、開口部１１の上部の開口幅は下部の開
口幅の１．２〜１．５倍となる。
【００１９】次に、ｎ型ＧａＡｓコンタクト層５をエッ
チングしてリセス溝１２を形成し、ゲートの上部を形成
するためのレジストパターン１３をフォトリソグラフィ
ーで形成する(図２(ｄ))。しかる後、ゲート金属２０を
堆積し(図２(ｅ))、リフトオフしてゲート電極９を形成
する(図２(ｆ))。
チングしてリセス溝１２を形成し、ゲートの上部を形成
するためのレジストパターン１３をフォトリソグラフィ
ーで形成する(図２(ｄ))。しかる後、ゲート金属２０を
堆積し(図２(ｅ))、リフトオフしてゲート電極９を形成
する(図２(ｆ))。
【００２０】このように、本発明の半導体装置によれ
ば、絶縁膜８の開口部１１の開口幅が上部から下部に行
くに従って（半導体基板に向かうに従って）徐々に狭く
なっているので、絶縁膜８の開口部１１にゲート金属２
０が容易に入ることができ、Ｔ型ゲート電極９の上部と
下部との断線を防ぐことができて、信頼性の高いＴ型ゲ
ート電極を得ることができる。すなわち、Ｔ型ゲート電
極の断線を低減できるので、歩留りの向上を図ることが
できる。
ば、絶縁膜８の開口部１１の開口幅が上部から下部に行
くに従って（半導体基板に向かうに従って）徐々に狭く
なっているので、絶縁膜８の開口部１１にゲート金属２
０が容易に入ることができ、Ｔ型ゲート電極９の上部と
下部との断線を防ぐことができて、信頼性の高いＴ型ゲ
ート電極を得ることができる。すなわち、Ｔ型ゲート電
極の断線を低減できるので、歩留りの向上を図ることが
できる。
【００２１】なお、図１，図２の例では、半導体装置が
ＨＥＭＴである場合について説明し、従って、コンタク
ト層５にリセス溝１２を形成したが、本発明は、ＨＥＭ
Ｔ以外の半導体装置にも適用可能であり、従って、リセ
ス溝を形成することは必須の要件ではない。
ＨＥＭＴである場合について説明し、従って、コンタク
ト層５にリセス溝１２を形成したが、本発明は、ＨＥＭ
Ｔ以外の半導体装置にも適用可能であり、従って、リセ
ス溝を形成することは必須の要件ではない。
【００２２】換言すれば、本発明の半導体装置は、半導
体基板上に開口部を有する絶縁膜と該開口部にＴ型ゲー
ト電極の下部が配設された半導体装置において、前記絶
縁膜の開口部の開口幅が半導体基板に向かうに従って徐
々に狭くなるように形成されていることを特徴としてい
る。
体基板上に開口部を有する絶縁膜と該開口部にＴ型ゲー
ト電極の下部が配設された半導体装置において、前記絶
縁膜の開口部の開口幅が半導体基板に向かうに従って徐
々に狭くなるように形成されていることを特徴としてい
る。
【００２３】また、本発明の半導体装置の製造方法は、
絶縁膜を表面に有する半導体基板にＴ型ゲート電極を形
成する半導体装置の製造方法であって、前記絶縁膜を有
する半導体基板上にＴ型ゲート下部を形成するためのレ
ジストパターンを形成し、該レジストパターンをマスク
にして前記絶縁膜に対して異方性のドライエッチングを
行った後に等方性のウェットエッチングを行なって前記
絶縁膜に開口部を形成し、次に、Ｔ型ゲート電極の上部
を形成するためのレジストパターンを形成した後に、前
記絶縁膜に形成された開口部内とＴ型ゲート電極の上部
を形成するためのレジストパターン内とにゲート金属を
堆積してＴ型ゲート電極を形成することを特徴としてい
る。
絶縁膜を表面に有する半導体基板にＴ型ゲート電極を形
成する半導体装置の製造方法であって、前記絶縁膜を有
する半導体基板上にＴ型ゲート下部を形成するためのレ
ジストパターンを形成し、該レジストパターンをマスク
にして前記絶縁膜に対して異方性のドライエッチングを
行った後に等方性のウェットエッチングを行なって前記
絶縁膜に開口部を形成し、次に、Ｔ型ゲート電極の上部
を形成するためのレジストパターンを形成した後に、前
記絶縁膜に形成された開口部内とＴ型ゲート電極の上部
を形成するためのレジストパターン内とにゲート金属を
堆積してＴ型ゲート電極を形成することを特徴としてい
る。
【００２４】
【発明の効果】以上に説明したように、請求項１乃至請
求項３記載の発明によれば、半導体基板上に開口部を有
する絶縁膜と該開口部にＴ型ゲート電極の下部が配設さ
れた半導体装置において、前記絶縁膜の開口部の開口幅
が半導体基板に向かうに従って徐々に狭くなるように形
成されているので、信頼性の高いＴ型ゲート電極が得ら
れる。
求項３記載の発明によれば、半導体基板上に開口部を有
する絶縁膜と該開口部にＴ型ゲート電極の下部が配設さ
れた半導体装置において、前記絶縁膜の開口部の開口幅
が半導体基板に向かうに従って徐々に狭くなるように形
成されているので、信頼性の高いＴ型ゲート電極が得ら
れる。
【００２５】また、請求項４記載の発明によれば、絶縁
膜を表面に有する半導体基板にＴ型ゲート電極を形成す
る半導体装置の製造方法であって、前記絶縁膜を有する
半導体基板上にＴ型ゲート下部を形成するためのレジス
トパターンを形成し、該レジストパターンをマスクにし
て前記絶縁膜に対して異方性のドライエッチングを行っ
た後に等方性のウェットエッチングを行なって前記絶縁
膜に開口部を形成し、次に、Ｔ型ゲート電極の上部を形
成するためのレジストパターンを形成した後に、前記絶
縁膜に形成された開口部内とＴ型ゲート電極の上部を形
成するためのレジストパターン内とにゲート金属を堆積
してＴ型ゲート電極を形成するので、信頼性の高いＴ型
ゲート電極が得られる。
膜を表面に有する半導体基板にＴ型ゲート電極を形成す
る半導体装置の製造方法であって、前記絶縁膜を有する
半導体基板上にＴ型ゲート下部を形成するためのレジス
トパターンを形成し、該レジストパターンをマスクにし
て前記絶縁膜に対して異方性のドライエッチングを行っ
た後に等方性のウェットエッチングを行なって前記絶縁
膜に開口部を形成し、次に、Ｔ型ゲート電極の上部を形
成するためのレジストパターンを形成した後に、前記絶
縁膜に形成された開口部内とＴ型ゲート電極の上部を形
成するためのレジストパターン内とにゲート金属を堆積
してＴ型ゲート電極を形成するので、信頼性の高いＴ型
ゲート電極が得られる。
【図１】本発明に係る半導体装置の構成例を示す図であ
る。
る。
【図２】本発明に係る半導体装置の製造方法を説明する
ための図である。
ための図である。
【図３】従来の半導体装置の構成例を示す図である。
【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓバッファ層 ３ ノンドープＩｎＧａＡｓチャネル層 ４ ｎ型ＡｌＧａＡｓ電子供給層 ５ ｎ型ＧａＡｓコンタクト層 ６ ソース電極 ７ ドレイン電極 ８ ＳｉＯ2絶縁膜 ９ ゲート電極 １０ 電子線レジスト １１ ＳｉＯ2絶縁膜の開口部 １２ リセス溝 １３ レジストパターン ２０ ゲート金属 ３０ 開口
Claims (4)
- 【請求項１】 半導体基板上に開口部を有する絶縁膜と
該開口部にＴ型ゲート電極の下部が配設された半導体装
置において、前記絶縁膜の開口部の開口幅が半導体基板
に向かうに従って徐々に狭くなるように形成されている
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記絶縁膜の開口部の上部の開口幅と下部の開口幅との比
が１．５〜１．２であることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記絶縁膜は、ＳｉＯ 2絶縁膜であることを特徴とする半
導体装置。 - 【請求項４】 絶縁膜を表面に有する半導体基板にＴ型
ゲート電極を形成する半導体装置の製造方法であって、
前記絶縁膜を有する半導体基板上にＴ型ゲート下部を形
成するためのレジストパターンを形成し、該レジストパ
ターンをマスクにして前記絶縁膜に対して異方性のドラ
イエッチングを行った後に等方性のウェットエッチング
を行なって前記絶縁膜に開口部を形成し、次に、Ｔ型ゲ
ート電極の上部を形成するためのレジストパターンを形
成した後に、前記絶縁膜に形成された開口部内とＴ型ゲ
ート電極の上部を形成するためのレジストパターン内と
にゲート金属を堆積してＴ型ゲート電極を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000285778A JP2002100639A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000285778A JP2002100639A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100639A true JP2002100639A (ja) | 2002-04-05 |
Family
ID=18769788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000285778A Pending JP2002100639A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100639A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008219054A (ja) * | 2008-06-16 | 2008-09-18 | Fujitsu Ltd | 化合物半導体装置 |
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