JPH03248437A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH03248437A JPH03248437A JP4638090A JP4638090A JPH03248437A JP H03248437 A JPH03248437 A JP H03248437A JP 4638090 A JP4638090 A JP 4638090A JP 4638090 A JP4638090 A JP 4638090A JP H03248437 A JPH03248437 A JP H03248437A
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- high melting
- insulating film
- gate electrode
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 150000001875 compounds Chemical class 0.000 title claims description 8
- 230000008018 melting Effects 0.000 claims abstract description 36
- 238000002844 melting Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 32
- 230000005669 field effect Effects 0.000 abstract description 9
- 238000000992 sputter etching Methods 0.000 abstract description 6
- 238000011328 necessary treatment Methods 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、化合物半導体装置の製造方法に関し、特に
、自己整合型ゲート電極をもつ電界効果トランジスタの
高耐圧化に関するものである。
、自己整合型ゲート電極をもつ電界効果トランジスタの
高耐圧化に関するものである。
第２図は従来の半導体装置の製造方法を説明するための
図で、自己整合型ゲート電極を持つ電界効果トランジス
タの製造方法の各主要工程における断面構造を示してい
る。図において、■は半絶縁性ＧａＡｓ基板、２は該基
板１上に形成されたｎ型ＧａＡｓ層、３は該ＧａＡｓ層
２上に選択的に形成されたＷＳｉｘからなる高融点金属
膜、４はｎ型不純物を上記ｎ型ＧａＡｓ層２よりも高濃
度にドーピングしたｎ゛型ＧａＡｓ＠、５は全面に形成
されたＳｉＯ□絶縁膜、６はｎ型不純物を前記ｎ゛型Ｇ
ａＡｓ層４よりは低濃度にかつ前記ｎ型ＧａＡｓ層２よ
りは高濃度にドーピングしたｎ−型ＧａＡｓ層である。
図で、自己整合型ゲート電極を持つ電界効果トランジス
タの製造方法の各主要工程における断面構造を示してい
る。図において、■は半絶縁性ＧａＡｓ基板、２は該基
板１上に形成されたｎ型ＧａＡｓ層、３は該ＧａＡｓ層
２上に選択的に形成されたＷＳｉｘからなる高融点金属
膜、４はｎ型不純物を上記ｎ型ＧａＡｓ層２よりも高濃
度にドーピングしたｎ゛型ＧａＡｓ＠、５は全面に形成
されたＳｉＯ□絶縁膜、６はｎ型不純物を前記ｎ゛型Ｇ
ａＡｓ層４よりは低濃度にかつ前記ｎ型ＧａＡｓ層２よ
りは高濃度にドーピングしたｎ−型ＧａＡｓ層である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板１の主面にイオン注入によ
りｎ型ＧａＡｓ層２を形成し、その後高融点金属膜３を
前記基板１上に堆積し、フォトリソグラフィー及び反応
性イオンエツチング（以下ＲＩＥと記す）により、前記
高融点金属膜３をゲート電極パターンに加工する。さら
に、バターニングした前記高融点金属膜３をマスクとし
てｓｉ゛イオンを注入しｎ−型ＧａＡｓ層６を形成する
（第２図（ａ））。
りｎ型ＧａＡｓ層２を形成し、その後高融点金属膜３を
前記基板１上に堆積し、フォトリソグラフィー及び反応
性イオンエツチング（以下ＲＩＥと記す）により、前記
高融点金属膜３をゲート電極パターンに加工する。さら
に、バターニングした前記高融点金属膜３をマスクとし
てｓｉ゛イオンを注入しｎ−型ＧａＡｓ層６を形成する
（第２図（ａ））。
次に、前記基板１の全面にプラズマＣＶＤ法により絶縁
膜５を堆積する（第２図（ｂ））。その後スパッタエツ
チングによって前記絶縁膜５を前記高融点金属膜３の上
面が露出するまでエツチングし、前記高融点金属３の両
側にサイドウオール５１を形成する（第２図（Ｃ））。
膜５を堆積する（第２図（ｂ））。その後スパッタエツ
チングによって前記絶縁膜５を前記高融点金属膜３の上
面が露出するまでエツチングし、前記高融点金属３の両
側にサイドウオール５１を形成する（第２図（Ｃ））。
次にこのサイドウオール５１と前記高融点金属膜３とを
マスクとしてＳｔ’をイオン注入し、ｎ゛型ＧａＡｓ層
４を形成する（第２図（ｄｌ）、続いて弗化水素酸水溶
液により前記基板１上の絶縁膜５を除去することにより
第２図（ｅ）に示すような断面構造が得られる。その後
必要な処理を施して電界効果トランジスタを完成する。
マスクとしてＳｔ’をイオン注入し、ｎ゛型ＧａＡｓ層
４を形成する（第２図（ｄｌ）、続いて弗化水素酸水溶
液により前記基板１上の絶縁膜５を除去することにより
第２図（ｅ）に示すような断面構造が得られる。その後
必要な処理を施して電界効果トランジスタを完成する。
ところが従来のサイドウオール形成プロセスでは、絶縁
膜からなるサイドウオールの厚さに限界があるため、高
濃度ｎ゛層４とゲート電極、つまりパターニングした高
融点金属膜３との距離をさらに拡げることができず、電
界効果トランジスタの高耐圧化を図れないという問題が
あった。
膜からなるサイドウオールの厚さに限界があるため、高
濃度ｎ゛層４とゲート電極、つまりパターニングした高
融点金属膜３との距離をさらに拡げることができず、電
界効果トランジスタの高耐圧化を図れないという問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、高濃度ｎ°層とゲート電極との距離を拡張し
た電界効果形トランジスタを安定に製造することができ
る化合物半導体装置の製造方法を得ることを目的とする
。
たもので、高濃度ｎ°層とゲート電極との距離を拡張し
た電界効果形トランジスタを安定に製造することができ
る化合物半導体装置の製造方法を得ることを目的とする
。
この発明に係る半導体装置の製造方法は、高融点金属膜
をマスクとして、高濃度ｎ゛層を形成した後、ＥＣＲ−
ＣＶＤ法により前記金属膜の上部での膜厚が中央部より
も端部で薄くなるように絶縁膜を堆積し、その後、全面
を均一にエツチングすることにより、前記金属膜の端部
のみを露出させ、この露出部をエツチング除去して、ゲ
ート電極を形成し、さらにこのゲート電極と前記絶縁膜
をマスクとして、ｎ−層を形成するようにしたものであ
る。
をマスクとして、高濃度ｎ゛層を形成した後、ＥＣＲ−
ＣＶＤ法により前記金属膜の上部での膜厚が中央部より
も端部で薄くなるように絶縁膜を堆積し、その後、全面
を均一にエツチングすることにより、前記金属膜の端部
のみを露出させ、この露出部をエツチング除去して、ゲ
ート電極を形成し、さらにこのゲート電極と前記絶縁膜
をマスクとして、ｎ−層を形成するようにしたものであ
る。
この発明においては、高融点金属膜をマスクとしてイオ
ン注入を行って高濃度ｎ°層を形成した後、ＥＣＲ−Ｃ
ＶＤ法により絶縁膜を全面に形成するとともにスパッタ
エツチングにより、高融点金属膜の両肩部のみを露出さ
せ、さらに該金属膜の露出部をＲｒＥでエツチングして
、ゲート電極を形成するようにしたから、ゲート電極と
高濃度ｎ゛層との距離を自己整合的に確実に拡げること
ができる。
ン注入を行って高濃度ｎ°層を形成した後、ＥＣＲ−Ｃ
ＶＤ法により絶縁膜を全面に形成するとともにスパッタ
エツチングにより、高融点金属膜の両肩部のみを露出さ
せ、さらに該金属膜の露出部をＲｒＥでエツチングして
、ゲート電極を形成するようにしたから、ゲート電極と
高濃度ｎ゛層との距離を自己整合的に確実に拡げること
ができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例による半導体
装置の製造方法を説明するための図であり、それぞれ各
主要工程における断面構造を示している。
装置の製造方法を説明するための図であり、それぞれ各
主要工程における断面構造を示している。
図において、１は半絶縁性ＧａＡｓ基板、２はその上に
形成されたｎ型ＧａＡｓ層、３はＷＳｉｘからなる高融
点金属膜、４はｎ型不純物を上記ＧａＡｓ層２よりも高
濃度にドーピングしたｎ゛型ＧａＡｓ層、５はＥＣＲ−
ＣＶＤ法により全面に形成され、５ｉＯｚからなる絶縁
膜、６はｎ型不純物を上記ｎ″ＧａＡｓ層４よりも低濃
度でかつ上記ＧａＡｓ層２よりも高濃度にドーピングし
たｎ−型ＧａＡｓ層である。
形成されたｎ型ＧａＡｓ層、３はＷＳｉｘからなる高融
点金属膜、４はｎ型不純物を上記ＧａＡｓ層２よりも高
濃度にドーピングしたｎ゛型ＧａＡｓ層、５はＥＣＲ−
ＣＶＤ法により全面に形成され、５ｉＯｚからなる絶縁
膜、６はｎ型不純物を上記ｎ″ＧａＡｓ層４よりも低濃
度でかつ上記ＧａＡｓ層２よりも高濃度にドーピングし
たｎ−型ＧａＡｓ層である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板１の表面にイオン注入によ
りｎ型ＧａＡｓ層２を形成した後、高融点金属膜３を前
記基板１上に形成し、フォトリソグラフィー及びＲＩＥ
により、前記高融点金属膜３をゲート電極パターンに加
工する。さらに、加エした前記高融点金属膜３をマスク
としてＳｉ゛イオンを注入する（第１図（ａ））。
りｎ型ＧａＡｓ層２を形成した後、高融点金属膜３を前
記基板１上に形成し、フォトリソグラフィー及びＲＩＥ
により、前記高融点金属膜３をゲート電極パターンに加
工する。さらに、加エした前記高融点金属膜３をマスク
としてＳｉ゛イオンを注入する（第１図（ａ））。
次に、前記基板１の全面にＥＣＲ−ＣＶＤ法によって絶
縁膜５を堆積する。この堆積を、基板ｌに高周波バイア
スを与えた条件で行うことにより、第１図（′ｂ）に示
すような、前記絶縁膜５の膜厚が、前記高融点金属膜３
上の中央部よりも端部側で薄くなった構造が得られる。
縁膜５を堆積する。この堆積を、基板ｌに高周波バイア
スを与えた条件で行うことにより、第１図（′ｂ）に示
すような、前記絶縁膜５の膜厚が、前記高融点金属膜３
上の中央部よりも端部側で薄くなった構造が得られる。
その後スパッタエツチングによって前記絶縁膜５を全面
エツチングして前記高融点金属３の上面両端部を露出さ
せ、中央部にのみ前記絶縁膜５を残す（第１図（Ｃ））
。
エツチングして前記高融点金属３の上面両端部を露出さ
せ、中央部にのみ前記絶縁膜５を残す（第１図（Ｃ））
。
次に、前記絶縁膜５の残部をマスクとして、前記高融点
金属膜３をＲＩＥにより加工してゲート電極を形成する
（第１図（ｄ））。続いて、前記絶縁膜５をマスクとし
てＳｉ“をイオン注入することによりｎ−ＧａＡｓ層６
を形成する（第１図（ｅ））。
金属膜３をＲＩＥにより加工してゲート電極を形成する
（第１図（ｄ））。続いて、前記絶縁膜５をマスクとし
てＳｉ“をイオン注入することによりｎ−ＧａＡｓ層６
を形成する（第１図（ｅ））。
そして、弗化水素酸水溶液により前記基板１上の絶縁膜
５を除去することにより第１図（「）に示すような構造
を得る。その後必要な処理を施して電界効果トランジス
タを完成する。
５を除去することにより第１図（「）に示すような構造
を得る。その後必要な処理を施して電界効果トランジス
タを完成する。
このように本実施例では、高融点金属層３をマスクとし
てイオン注入を行って高濃度のｎ″ＧａＡｓＧａＡｓ層
６後、ＥＣＲ−ＣＶＤ法により絶縁膜５を全面に形成す
るとともにスパッタエツチングにより、高融点金属膜の
肩部のみを露出させ、さらに該露出部をＲＩＥでエツチ
ングして、ゲート電極を形成するようにしたので、高濃
度のｎ″ＧａＡｓＧａＡｓ層６極との距離が従来の自己
整合型ゲート作製工程による場合に比べ長くでき、この
結果、高耐圧の自己整合型ゲートを持つ電界効果トラン
ジスタを安定に製造することができる。
てイオン注入を行って高濃度のｎ″ＧａＡｓＧａＡｓ層
６後、ＥＣＲ−ＣＶＤ法により絶縁膜５を全面に形成す
るとともにスパッタエツチングにより、高融点金属膜の
肩部のみを露出させ、さらに該露出部をＲＩＥでエツチ
ングして、ゲート電極を形成するようにしたので、高濃
度のｎ″ＧａＡｓＧａＡｓ層６極との距離が従来の自己
整合型ゲート作製工程による場合に比べ長くでき、この
結果、高耐圧の自己整合型ゲートを持つ電界効果トラン
ジスタを安定に製造することができる。
以上のように本発明に係る化合物半導体装置の製造方法
によれば、高融点金属膜をマスクとしてイオン注入を行
って高濃度ｎ゛層を形成した後、ＥＣＲ−ＣＶＤ法によ
り絶縁膜を全面に形成するとともにスパッタエツチング
により、高融点金属膜の肩部のみを露出させ、さらにＲ
ＩＥで該露出部をエツチングしてゲート電極を形成する
ようにしたので、高濃度ｎ゛層とゲート電極の距離を拡
大した高耐圧の自己整合型ゲートを持つ電界効果トラン
ジスタを安定に製造することができる効果がある。
によれば、高融点金属膜をマスクとしてイオン注入を行
って高濃度ｎ゛層を形成した後、ＥＣＲ−ＣＶＤ法によ
り絶縁膜を全面に形成するとともにスパッタエツチング
により、高融点金属膜の肩部のみを露出させ、さらにＲ
ＩＥで該露出部をエツチングしてゲート電極を形成する
ようにしたので、高濃度ｎ゛層とゲート電極の距離を拡
大した高耐圧の自己整合型ゲートを持つ電界効果トラン
ジスタを安定に製造することができる効果がある。
第１図はこの発明の一実施例による化合物半導体装置の
製造方法における各工程での断面構造図、第２図は従来
の半導体装置の製造方法における各工程での断面構造図
である。 図において、■は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ層、３はＷＳｉｘからなる高融点ゲート電極、４は
ｎ＋型ＧａＡｓ層、５はＳ １０ ｚからなる絶縁膜、
６はｎ−型ＧａＡｓ層である。 なお図中同一符号は同−又は相当部分を示す。
製造方法における各工程での断面構造図、第２図は従来
の半導体装置の製造方法における各工程での断面構造図
である。 図において、■は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ層、３はＷＳｉｘからなる高融点ゲート電極、４は
ｎ＋型ＧａＡｓ層、５はＳ １０ ｚからなる絶縁膜、
６はｎ−型ＧａＡｓ層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）化合物半導体基板上に自己整合型ゲート電極を形
成するゲート電極形成工程を有する半導体装置の製造方
法において、 上記ゲート電極形成工程は、 表面に活性層を形成した半絶縁性半導体基板上に高融点
金属膜を形成する工程と、 前記高融点金属膜をマスクとしてイオン注入を行って高
濃度不純物層を形成する工程と、 前記高融点金属膜上の端部での膜厚が中央部での膜厚よ
り薄くなるように絶縁膜を全面に堆積する工程と、 前記絶縁膜を前記高融点金属膜上面の両端部が露出する
までエッチングする工程と、 その後残った絶縁膜残部をマスクとして、前記高融点金
属膜をエッチングする工程と、 前記高融点金属膜と前記絶縁膜とをマスクとしてイオン
注入を行って、前記高濃度不純物層よりも低濃度な不純
物層を形成し、該絶縁膜を除去する工程とを含むことを
特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4638090A JPH03248437A (ja) | 1990-02-26 | 1990-02-26 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4638090A JPH03248437A (ja) | 1990-02-26 | 1990-02-26 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248437A true JPH03248437A (ja) | 1991-11-06 |
Family
ID=12745537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4638090A Pending JPH03248437A (ja) | 1990-02-26 | 1990-02-26 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03248437A (ja) |
-
1990
- 1990-02-26 JP JP4638090A patent/JPH03248437A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| JPH03248437A (ja) | 化合物半導体装置の製造方法 | |
| JPH01241867A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JPS6037172A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6239834B2 (ja) | ||
| JP2541230B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH01144681A (ja) | バイポーラトランジスタの製造方法 | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPH06177161A (ja) | 金属ショットキー接合型電界効果トランジスタの製造方法 | |
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JPS62190773A (ja) | 電界効果トランジスタとその製造方法 | |
| JPH03203246A (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6258154B2 (ja) | ||
| JPH01119071A (ja) | 化合物半導体電界効果トランジスタ | |
| JPH05267350A (ja) | 半導体装置の製造方法 | |
| JPS6015978A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01133373A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61144880A (ja) | 電界効果トランジスタの製造方法 | |
| JPH11111731A (ja) | 半導体装置 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 | |
| JPH08316453A (ja) | 半導体装置およびその製造方法 | |
| JPS63181477A (ja) | 半導体装置の製造方法 |