JPH06236998A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06236998A JPH06236998A JP5020188A JP2018893A JPH06236998A JP H06236998 A JPH06236998 A JP H06236998A JP 5020188 A JP5020188 A JP 5020188A JP 2018893 A JP2018893 A JP 2018893A JP H06236998 A JPH06236998 A JP H06236998A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- silicon substrate
- integrated circuit
- semiconductor integrated
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 空乏層による悪影響を極力すくなくすること
ができる半導体集積回路を提供することにある。 【構成】 Ｎ型シリコン基板１上に絶縁膜４が形成され
ている。その絶縁膜４上にＭＯＳＦＥＴ５，６が集積化
して配置されている。そして、少なくともＭＯＳＦＥＴ
５，６のソース・ドレイン領域９，１０，１４，１３及
び半導体集積回路の配線７の直下におけるＮ型シリコン
基板１の絶縁膜４と接する領域に、Ｎ型シリコン基板１
と同一導電型の空乏層抑制用高濃度層３が配置されてい
る。この高濃度層３により空乏層の発生が抑制され、電
気的に空乏層容量を無視できる。
ができる半導体集積回路を提供することにある。 【構成】 Ｎ型シリコン基板１上に絶縁膜４が形成され
ている。その絶縁膜４上にＭＯＳＦＥＴ５，６が集積化
して配置されている。そして、少なくともＭＯＳＦＥＴ
５，６のソース・ドレイン領域９，１０，１４，１３及
び半導体集積回路の配線７の直下におけるＮ型シリコン
基板１の絶縁膜４と接する領域に、Ｎ型シリコン基板１
と同一導電型の空乏層抑制用高濃度層３が配置されてい
る。この高濃度層３により空乏層の発生が抑制され、電
気的に空乏層容量を無視できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
するものである。
するものである。
【０００２】
【従来の技術】ＣＭＯＳインバータ回路を図１３に示す
とともに、薄膜ＳＯＩ構造を図１４に示す。図１４にお
いて、Ｎ型シリコン基板４０上には絶縁膜４１が配置さ
れ、絶縁膜４１上にＰチャネルＭＯＳＦＥＴ４２とＮチ
ャネルＭＯＳＦＥＴ４３と配線４４とが配置されてい
る。
とともに、薄膜ＳＯＩ構造を図１４に示す。図１４にお
いて、Ｎ型シリコン基板４０上には絶縁膜４１が配置さ
れ、絶縁膜４１上にＰチャネルＭＯＳＦＥＴ４２とＮチ
ャネルＭＯＳＦＥＴ４３と配線４４とが配置されてい
る。
【０００３】
【発明が解決しようとする課題】ところが、このような
薄膜ＳＯＩ構造ではＭＯＳＦＥＴのソース４５ａ，４６
ａ，ドレイン４５ｂ，４６ｂ及び配線４４直下の基板４
０に空乏層４７が形成され、回路動作に影響を与える。
そして、回路の安定化には、この空乏層（電気的には容
量）を制御する必要がある つまり、薄膜ＳＯＩではＭＯＳＦＥＴ４２，４３と配線
４４直下のシリコン基板に空乏層４７が形成され、この
空乏層４７は電気的に容量として回路動作に影響を与え
環境（温度、電源電圧）や素子の配置等により変化する
ため、回路特性が安定せず正確な設計が困難になるとい
う問題が生じる。
薄膜ＳＯＩ構造ではＭＯＳＦＥＴのソース４５ａ，４６
ａ，ドレイン４５ｂ，４６ｂ及び配線４４直下の基板４
０に空乏層４７が形成され、回路動作に影響を与える。
そして、回路の安定化には、この空乏層（電気的には容
量）を制御する必要がある つまり、薄膜ＳＯＩではＭＯＳＦＥＴ４２，４３と配線
４４直下のシリコン基板に空乏層４７が形成され、この
空乏層４７は電気的に容量として回路動作に影響を与え
環境（温度、電源電圧）や素子の配置等により変化する
ため、回路特性が安定せず正確な設計が困難になるとい
う問題が生じる。
【０００４】そこで、この発明の目的は、空乏層による
悪影響を極力すくなくすることができる半導体集積回路
を提供することにある。
悪影響を極力すくなくすることができる半導体集積回路
を提供することにある。
【０００５】
【課題を解決するための手段】第１の発明は、シリコン
基板上に絶縁膜を形成し、その絶縁膜上にＭＯＳＦＥＴ
を集積化して配置した半導体集積回路において、少なく
とも前記ＭＯＳＦＥＴのソース・ドレイン領域及び半導
体集積回路の配線の直下での前記シリコン基板の絶縁膜
と接する領域に当該シリコン基板と同一導電型の空乏層
抑制用高濃度層を配置した半導体集積回路をその要旨と
する。
基板上に絶縁膜を形成し、その絶縁膜上にＭＯＳＦＥＴ
を集積化して配置した半導体集積回路において、少なく
とも前記ＭＯＳＦＥＴのソース・ドレイン領域及び半導
体集積回路の配線の直下での前記シリコン基板の絶縁膜
と接する領域に当該シリコン基板と同一導電型の空乏層
抑制用高濃度層を配置した半導体集積回路をその要旨と
する。
【０００６】第２の発明は、シリコン基板上に絶縁膜を
形成し、その絶縁膜上にＭＯＳＦＥＴを集積化して配置
した半導体集積回路において、少なくとも前記ＭＯＳＦ
ＥＴのソース・ドレイン領域及び半導体集積回路の配線
の直下での前記シリコン基板の絶縁膜と接する領域に空
乏層厚み調整用低濃度層を配置するとともに、当該低濃
度層の回りにシリコン基板と同一導電型の空乏層抑制用
高濃度層を配置した半導体集積回路をその要旨とするも
のである。
形成し、その絶縁膜上にＭＯＳＦＥＴを集積化して配置
した半導体集積回路において、少なくとも前記ＭＯＳＦ
ＥＴのソース・ドレイン領域及び半導体集積回路の配線
の直下での前記シリコン基板の絶縁膜と接する領域に空
乏層厚み調整用低濃度層を配置するとともに、当該低濃
度層の回りにシリコン基板と同一導電型の空乏層抑制用
高濃度層を配置した半導体集積回路をその要旨とするも
のである。
【０００７】
【作用】第１の発明は、シリコン基板の絶縁膜側にシリ
コン基板と同一導電型の高濃度層を配置したので、空乏
層の発生が抑制され、電気的に空乏層容量を無視でき
る。つまり、温度・電源電圧の変動等による空乏層幅の
変化を無視でき、回路の安定化が可能となる。
コン基板と同一導電型の高濃度層を配置したので、空乏
層の発生が抑制され、電気的に空乏層容量を無視でき
る。つまり、温度・電源電圧の変動等による空乏層幅の
変化を無視でき、回路の安定化が可能となる。
【０００８】第２の発明は、シリコン基板の絶縁膜側に
低濃度層を配置するとともに、当該低濃度層の回りに高
濃度層を配置し、低濃度層の厚みで空乏層幅が最適化さ
れる。
低濃度層を配置するとともに、当該低濃度層の回りに高
濃度層を配置し、低濃度層の厚みで空乏層幅が最適化さ
れる。
【０００９】
（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。
図面に従って説明する。
【００１０】本実施例の半導体集積回路は、図１３に示
すように、ＣＭＯＳインバータ回路をなしている。図１
には、本実施例のＳＯＩ構造を用いたＭＯＳＦＥＴを有
する半導体集積回路の断面図を示す。
すように、ＣＭＯＳインバータ回路をなしている。図１
には、本実施例のＳＯＩ構造を用いたＭＯＳＦＥＴを有
する半導体集積回路の断面図を示す。
【００１１】図１において、Ｎ型シリコン基板１には、
その下面に不純物が高濃度にドープされたＮ+ 高濃度層
２が形成されているとともに、Ｎ型シリコン基板１の上
面全面に不純物が高濃度にドープされたＮ+ 高濃度層３
が形成されいる。このＮ+ 高濃度層３が空乏層抑制用高
濃度層となる。又、Ｎ+ 高濃度層３の上面には、絶縁膜
４が配置されている。この絶縁膜４上にＰチャネルＭＯ
ＳＦＥＴ５，ＮチャネルＭＯＳＦＥＴ６が集積化して配
置されている。
その下面に不純物が高濃度にドープされたＮ+ 高濃度層
２が形成されているとともに、Ｎ型シリコン基板１の上
面全面に不純物が高濃度にドープされたＮ+ 高濃度層３
が形成されいる。このＮ+ 高濃度層３が空乏層抑制用高
濃度層となる。又、Ｎ+ 高濃度層３の上面には、絶縁膜
４が配置されている。この絶縁膜４上にＰチャネルＭＯ
ＳＦＥＴ５，ＮチャネルＭＯＳＦＥＴ６が集積化して配
置されている。
【００１２】ＰチャネルＭＯＳＦＥＴ５，ＮチャネルＭ
ＯＳＦＥＴ６は各々、絶縁膜４で周囲を囲まれ他の素子
と絶縁されている、いわゆる、薄膜ＳＯＩＭＯＳＦＥＴ
である。
ＯＳＦＥＴ６は各々、絶縁膜４で周囲を囲まれ他の素子
と絶縁されている、いわゆる、薄膜ＳＯＩＭＯＳＦＥＴ
である。
【００１３】ＰチャネルＭＯＳＦＥＴ５は、チャネル形
成領域８、Ｐ型のソース・ドレイン領域９，１０、ゲー
ト電極１１により構成されている。又、ＮチャネルＭＯ
ＳＦＥＴ６は同様に、チャネル形成領域１２、Ｎ型のソ
ース・ドレイン領域１４，１３、ゲート電極１５により
構成されている。
成領域８、Ｐ型のソース・ドレイン領域９，１０、ゲー
ト電極１１により構成されている。又、ＮチャネルＭＯ
ＳＦＥＴ６は同様に、チャネル形成領域１２、Ｎ型のソ
ース・ドレイン領域１４，１３、ゲート電極１５により
構成されている。
【００１４】又、絶縁膜４上には半導体集積回路の配線
７が延設されている。本実施例においては、絶縁膜４側
のＮ型シリコン基板１をＮ+ 高濃度層３としているの
で、ＭＯＳＦＥＴ５，６及び配線７直下のＮ型シリコン
基板１に成形される空乏層を抑制できる。これにより、
容量として電気的に回路動作に影響を与える空乏層を無
視できるので、正確な回路設計が行える。
７が延設されている。本実施例においては、絶縁膜４側
のＮ型シリコン基板１をＮ+ 高濃度層３としているの
で、ＭＯＳＦＥＴ５，６及び配線７直下のＮ型シリコン
基板１に成形される空乏層を抑制できる。これにより、
容量として電気的に回路動作に影響を与える空乏層を無
視できるので、正確な回路設計が行える。
【００１５】このように本実施例では、Ｎ型シリコン基
板１上に絶縁膜４を形成し、その絶縁膜４上にＭＯＳＦ
ＥＴ５，６を集積化して配置した半導体集積回路におい
て、少なくともＭＯＳＦＥＴ５，６のソース・ドレイン
領域９，１０，１３，１４及び半導体集積回路の配線７
の直下でのＮ型シリコン基板１の絶縁膜４と接する領域
にＮ型シリコン基板１と同一導電型の空乏層抑制用高濃
度層３を配置したので、空乏層の発生が抑制され、電気
的に空乏層容量を無視できる。つまり、温度・電源電圧
の変動等による空乏層幅の変化を無視でき、回路の安定
化が可能となる。このようにして、空乏層による悪影響
を極力すくなくすることができることとなる。
板１上に絶縁膜４を形成し、その絶縁膜４上にＭＯＳＦ
ＥＴ５，６を集積化して配置した半導体集積回路におい
て、少なくともＭＯＳＦＥＴ５，６のソース・ドレイン
領域９，１０，１３，１４及び半導体集積回路の配線７
の直下でのＮ型シリコン基板１の絶縁膜４と接する領域
にＮ型シリコン基板１と同一導電型の空乏層抑制用高濃
度層３を配置したので、空乏層の発生が抑制され、電気
的に空乏層容量を無視できる。つまり、温度・電源電圧
の変動等による空乏層幅の変化を無視でき、回路の安定
化が可能となる。このようにして、空乏層による悪影響
を極力すくなくすることができることとなる。
【００１６】尚、この実施例の応用例としては、図２に
示すように、空乏層の発生するＭＯＳＦＥＴ５，６のソ
ース・ドレイン領域９，１０，１３，１４と配線７直下
のＮ型シリコン基板１のみをＮ+ 高濃度層３にしてもよ
い。
示すように、空乏層の発生するＭＯＳＦＥＴ５，６のソ
ース・ドレイン領域９，１０，１３，１４と配線７直下
のＮ型シリコン基板１のみをＮ+ 高濃度層３にしてもよ
い。
【００１７】又、図３に示すように、図１のＮ型シリコ
ン基板をＰ型シリコン基板に変えてもよい。さらに、図
４に示すように、空乏層の発生するＭＯＳＦＥＴ５，６
のソース・ドレイン領域９，１０，１３，１４と配線７
直下のＰ型シリコン基板１のみをＰ + 高濃度層３にして
もよい。 （第２実施例）次に、第２実施例を以下に説明する。
ン基板をＰ型シリコン基板に変えてもよい。さらに、図
４に示すように、空乏層の発生するＭＯＳＦＥＴ５，６
のソース・ドレイン領域９，１０，１３，１４と配線７
直下のＰ型シリコン基板１のみをＰ + 高濃度層３にして
もよい。 （第２実施例）次に、第２実施例を以下に説明する。
【００１８】本実施例の半導体集積回路は、図１３に示
すように、ＣＭＯＳインバータ回路をなしている。図５
には、本実施例のＳＯＩ構造を用いたＭＯＳＦＥＴを有
する半導体集積回路の断面図を示す。
すように、ＣＭＯＳインバータ回路をなしている。図５
には、本実施例のＳＯＩ構造を用いたＭＯＳＦＥＴを有
する半導体集積回路の断面図を示す。
【００１９】図５において、Ｎ型シリコン基板１８の下
面には不純物が高濃度にドープされたＮ+ 高濃度層１９
が形成されるとともに、Ｎ型シリコン基板１８の上面全
面には不純物が高濃度にドープされたＮ+ 高濃度層２０
が形成されている。このＮ+高濃度層２０が空乏層抑制
用高濃度層となる。さらに、Ｎ+ 高濃度層２０の上面に
おける所定領域にはＮ- 低濃度層２１ａ，２１ｂ，２１
ｃが形成されている。このＮ- 低濃度層２１ａ，２１
ｂ，２１ｃが空乏層厚み調整用低濃度層となる。
面には不純物が高濃度にドープされたＮ+ 高濃度層１９
が形成されるとともに、Ｎ型シリコン基板１８の上面全
面には不純物が高濃度にドープされたＮ+ 高濃度層２０
が形成されている。このＮ+高濃度層２０が空乏層抑制
用高濃度層となる。さらに、Ｎ+ 高濃度層２０の上面に
おける所定領域にはＮ- 低濃度層２１ａ，２１ｂ，２１
ｃが形成されている。このＮ- 低濃度層２１ａ，２１
ｂ，２１ｃが空乏層厚み調整用低濃度層となる。
【００２０】Ｎ- 低濃度層２１ａ，２１ｂ，２１ｃ上を
含めたＮ+ 高濃度層２０上には、絶縁膜２２が配置され
ている。この絶縁膜２２上にＰチャネルＭＯＳＦＥＴ２
３，ＮチャネルＭＯＳＦＥＴ２４が集積化して配置され
ている。
含めたＮ+ 高濃度層２０上には、絶縁膜２２が配置され
ている。この絶縁膜２２上にＰチャネルＭＯＳＦＥＴ２
３，ＮチャネルＭＯＳＦＥＴ２４が集積化して配置され
ている。
【００２１】ＰチャネルＭＯＳＦＥＴ２３，Ｎチャネル
ＭＯＳＦＥＴ２４は各々、絶縁膜２２で周囲を囲まれ他
の素子と絶縁されている、いわゆる薄膜ＳＯＩＭＯＳＦ
ＥＴである。ＰチャネルＭＯＳＦＥＴ２３は、チャネル
成形領域２６、Ｐ型のソース・ドレイン領域２７，２
８、ゲート電極２９とにより構成されている。Ｎチャネ
ルＭＯＳＦＥＴ２４は同様に、チャネル成形領域３０、
Ｎ型のソース・ドレイン領域３２，３１、ゲート電極３
３により構成されている。
ＭＯＳＦＥＴ２４は各々、絶縁膜２２で周囲を囲まれ他
の素子と絶縁されている、いわゆる薄膜ＳＯＩＭＯＳＦ
ＥＴである。ＰチャネルＭＯＳＦＥＴ２３は、チャネル
成形領域２６、Ｐ型のソース・ドレイン領域２７，２
８、ゲート電極２９とにより構成されている。Ｎチャネ
ルＭＯＳＦＥＴ２４は同様に、チャネル成形領域３０、
Ｎ型のソース・ドレイン領域３２，３１、ゲート電極３
３により構成されている。
【００２２】又、絶縁膜２２上には半導体集積回路の配
線２５が延設されている。そして、ＰチャネルＭＯＳＦ
ＥＴ２３，ＮチャネルＭＯＳＦＥＴ２４及び配線２５直
下のＮ型シリコン基板１８の絶縁膜２２側のみをＮ- 低
濃度層２１ａ，２１ｂ，２１ｃとしている。
線２５が延設されている。そして、ＰチャネルＭＯＳＦ
ＥＴ２３，ＮチャネルＭＯＳＦＥＴ２４及び配線２５直
下のＮ型シリコン基板１８の絶縁膜２２側のみをＮ- 低
濃度層２１ａ，２１ｂ，２１ｃとしている。
【００２３】本実施例においては、空乏層の発生するＭ
ＯＳＦＥＴ２３，２４及び配線２５直下の絶縁膜２２側
のＮ型シリコン基板１８をＮ- 低濃度層２１ａ，２１
ｂ，２１ｃとすることで、空乏層の幅をＮ- 低濃度層２
１ａ，２１ｂ，２１ｃの厚みで制御できる。これによ
り、容量として電気的に回路動作に影響を与える空乏層
を最適化できるので、正確な回路設計が行える。特に、
配線２５の寄生容量は、電気的に絶縁膜２２の容量とＮ
- 低濃度層２１ａ，２１ｂ，２１ｃの空乏層容量との直
列となるため、Ｎ- 低濃度層２１ａ，２１ｂ，２１ｃが
ない場合に比べて小さくなる。従って、配線容量負荷を
小さくできるため動作速度を向上することができる。
ＯＳＦＥＴ２３，２４及び配線２５直下の絶縁膜２２側
のＮ型シリコン基板１８をＮ- 低濃度層２１ａ，２１
ｂ，２１ｃとすることで、空乏層の幅をＮ- 低濃度層２
１ａ，２１ｂ，２１ｃの厚みで制御できる。これによ
り、容量として電気的に回路動作に影響を与える空乏層
を最適化できるので、正確な回路設計が行える。特に、
配線２５の寄生容量は、電気的に絶縁膜２２の容量とＮ
- 低濃度層２１ａ，２１ｂ，２１ｃの空乏層容量との直
列となるため、Ｎ- 低濃度層２１ａ，２１ｂ，２１ｃが
ない場合に比べて小さくなる。従って、配線容量負荷を
小さくできるため動作速度を向上することができる。
【００２４】このように、Ｎ型シリコン基板１８の絶縁
膜２２側をＮ- 低濃度層２１ａ，２１ｂ，２１ｃ、その
下層をＮ+ 高濃度層２０とし、このＮ- 低濃度層２１
ａ，２１ｂ，２１ｃの厚みで空乏層幅が最適化できる。
配線２５直下の空乏層は配線２５による負荷容量を低減
し回路の高速化に効果がある。又、ＭＯＳＦＥＴ２３，
２４のソース、ドレイン直下の空乏層も同様の効果があ
る。さらに、環境変化に対する空乏層幅をＮ- 低濃度層
２１ａ，２１ｂ，２１ｃの厚みで最適化することによ
り、回路の高速化と安定化が可能となる。
膜２２側をＮ- 低濃度層２１ａ，２１ｂ，２１ｃ、その
下層をＮ+ 高濃度層２０とし、このＮ- 低濃度層２１
ａ，２１ｂ，２１ｃの厚みで空乏層幅が最適化できる。
配線２５直下の空乏層は配線２５による負荷容量を低減
し回路の高速化に効果がある。又、ＭＯＳＦＥＴ２３，
２４のソース、ドレイン直下の空乏層も同様の効果があ
る。さらに、環境変化に対する空乏層幅をＮ- 低濃度層
２１ａ，２１ｂ，２１ｃの厚みで最適化することによ
り、回路の高速化と安定化が可能となる。
【００２５】このように本実施例では、Ｎ型シリコン基
板１８上に絶縁膜２２を形成し、その絶縁膜２２上にＭ
ＯＳＦＥＴ２３，２４を集積化して配置した半導体集積
回路において、少なくともＭＯＳＦＥＴ２３，２４のソ
ース・ドレイン領域２７，２８，３１，３２及び半導体
集積回路の配線２５の直下でのＮ型シリコン基板１８の
絶縁膜２２と接する領域に空乏層厚み調整用低濃度層２
１ａ，２１ｂ，２１ｃを配置するとともに、この低濃度
層２１ａ，２１ｂ，２１ｃの回りにＮ型シリコン基板１
８と同一導電型の空乏層抑制用高濃度層２０を配置し、
低濃度層２１ａ，２１ｂ，２１ｃの厚みで空乏層幅が最
適化される。このようにして、空乏層による悪影響を極
力すくなくすることができることとなる。
板１８上に絶縁膜２２を形成し、その絶縁膜２２上にＭ
ＯＳＦＥＴ２３，２４を集積化して配置した半導体集積
回路において、少なくともＭＯＳＦＥＴ２３，２４のソ
ース・ドレイン領域２７，２８，３１，３２及び半導体
集積回路の配線２５の直下でのＮ型シリコン基板１８の
絶縁膜２２と接する領域に空乏層厚み調整用低濃度層２
１ａ，２１ｂ，２１ｃを配置するとともに、この低濃度
層２１ａ，２１ｂ，２１ｃの回りにＮ型シリコン基板１
８と同一導電型の空乏層抑制用高濃度層２０を配置し、
低濃度層２１ａ，２１ｂ，２１ｃの厚みで空乏層幅が最
適化される。このようにして、空乏層による悪影響を極
力すくなくすることができることとなる。
【００２６】尚、この実施例の応用例としては、図６に
示すように、図５のようにＮ- 低濃度層２１ａ，２１
ｂ，２１ｃをＭＯＳＦＥＴ２３，２４と配線２５の直下
だけに成形するのではなく、絶縁膜２２直下全体をＮ-
低濃度層２１としてもよい。
示すように、図５のようにＮ- 低濃度層２１ａ，２１
ｂ，２１ｃをＭＯＳＦＥＴ２３，２４と配線２５の直下
だけに成形するのではなく、絶縁膜２２直下全体をＮ-
低濃度層２１としてもよい。
【００２７】又、図７に示すように、空乏層の発生する
ＭＯＳＦＥＴ２３，２４と配線２５直下のシリコン基板
１８のみにＰ- 低濃度層３４ａ，３４ｂ，３４ｃを形成
し、その周囲をＮ+ 高濃度層２０にしてもよい。このと
き、絶縁膜２２直下のＰ- 低濃度層３４ａ，３４ｂ，３
４ｃとＮ+ 型高濃度層２０とのＰＮ接合部分には空乏層
が形成される。空乏層はほとんど低濃度のＰ- 低濃度層
３４ａ，３４ｂ，３４ｃ側に延びるため、高濃度のＮ+
型高濃度層２０の空乏層幅は無視できる。このため、Ｍ
ＯＳＦＥＴ２３，２４及び配線２５の電位に関係なく、
Ｐ- 低濃度層３４ａ，３４ｂ，３４ｃの厚みを制御する
ことにより空乏層幅を最適化することも可能となる。
ＭＯＳＦＥＴ２３，２４と配線２５直下のシリコン基板
１８のみにＰ- 低濃度層３４ａ，３４ｂ，３４ｃを形成
し、その周囲をＮ+ 高濃度層２０にしてもよい。このと
き、絶縁膜２２直下のＰ- 低濃度層３４ａ，３４ｂ，３
４ｃとＮ+ 型高濃度層２０とのＰＮ接合部分には空乏層
が形成される。空乏層はほとんど低濃度のＰ- 低濃度層
３４ａ，３４ｂ，３４ｃ側に延びるため、高濃度のＮ+
型高濃度層２０の空乏層幅は無視できる。このため、Ｍ
ＯＳＦＥＴ２３，２４及び配線２５の電位に関係なく、
Ｐ- 低濃度層３４ａ，３４ｂ，３４ｃの厚みを制御する
ことにより空乏層幅を最適化することも可能となる。
【００２８】さらに、図８に示すように、図７のように
Ｐ- 低濃度層３４ａ，３４ｂ，３４ｃをＭＯＳＦＥＴ２
３，２４と配線２５の直下だけに形成するのではなく、
絶縁膜２２直下全体をＰ- 低濃度層３４としてもよい。
Ｐ- 低濃度層３４ａ，３４ｂ，３４ｃをＭＯＳＦＥＴ２
３，２４と配線２５の直下だけに形成するのではなく、
絶縁膜２２直下全体をＰ- 低濃度層３４としてもよい。
【００２９】さらには、図９に示すように、図５のＮ型
シリコン基板をＰ型シリコン基板に変えてもよい。この
とき、空乏層の幅をＰ- 低濃度層３５ａ，３５ｂ，３５
ｃの厚みで制御する。
シリコン基板をＰ型シリコン基板に変えてもよい。この
とき、空乏層の幅をＰ- 低濃度層３５ａ，３５ｂ，３５
ｃの厚みで制御する。
【００３０】又、図１０に示すように、図７の基板不純
物の極性を変えてもよい。このとき、Ｎ- 低濃度層３６
ａ，３６ｂ，３６ｃの厚みを制御することにより空乏層
幅を最適化する。
物の極性を変えてもよい。このとき、Ｎ- 低濃度層３６
ａ，３６ｂ，３６ｃの厚みを制御することにより空乏層
幅を最適化する。
【００３１】さらに、図１１に示すように、図９のよう
にＰ- 低濃度層３５ａ，３５ｂ，３５ｃをＭＯＳＦＥＴ
２３，２４と配線２５の直下だけに成形するのではな
く、絶縁膜２２直下全体をＰ- 低濃度層３５としてもよ
い。
にＰ- 低濃度層３５ａ，３５ｂ，３５ｃをＭＯＳＦＥＴ
２３，２４と配線２５の直下だけに成形するのではな
く、絶縁膜２２直下全体をＰ- 低濃度層３５としてもよ
い。
【００３２】さらには、図１２に示すように、図１０の
ようにＮ- 低濃度層３６ａ，３６ｂ，３６ｃをＭＯＳＦ
ＥＴ２３，２４と配線２５の直下だけに形成するのでは
なく、絶縁膜２２直下全体をＮ- 低濃度層３６としても
よい。
ようにＮ- 低濃度層３６ａ，３６ｂ，３６ｃをＭＯＳＦ
ＥＴ２３，２４と配線２５の直下だけに形成するのでは
なく、絶縁膜２２直下全体をＮ- 低濃度層３６としても
よい。
【００３３】
【発明の効果】以上詳述したようにこの発明によれば、
空乏層による悪影響を極力すくなくすることができる優
れた効果を発揮する。
空乏層による悪影響を極力すくなくすることができる優
れた効果を発揮する。
【図面の簡単な説明】
【図１】第１実施例の半導体集積回路の断面図である。
【図２】第１実施例の応用例の半導体集積回路の断面図
である。
である。
【図３】第１実施例の応用例の半導体集積回路の断面図
である。
である。
【図４】第１実施例の応用例の半導体集積回路の断面図
である。
である。
【図５】第２実施例の半導体集積回路の断面図である。
【図６】第２実施例の応用例の半導体集積回路の断面図
である。
である。
【図７】第２実施例の応用例の半導体集積回路の断面図
である。
である。
【図８】第２実施例の応用例の半導体集積回路の断面図
である。
である。
【図９】第２実施例の応用例の半導体集積回路の断面図
である。
である。
【図１０】第２実施例の応用例の半導体集積回路の断面
図である。
図である。
【図１１】第２実施例の応用例の半導体集積回路の断面
図である。
図である。
【図１２】第２実施例の応用例の半導体集積回路の断面
図である。
図である。
【図１３】ＣＭＯＳインバータ回路を示す回路図であ
る。
る。
【図１４】従来の半導体集積回路の断面図である。
１ Ｎ型シリコン基板 ３ Ｎ+ 高濃度層（空乏層抑制用高濃度層） ４ 絶縁膜 ５ ＰチャネルＭＯＳＦＥＴ ６ ＮチャネルＭＯＳＦＥＴ ７ 配線 ９，１０，１３，１４ ソース・ドレイン領域 １８ Ｎ型シリコン基板 ２０ Ｎ+ 高濃度層（空乏層抑制用高濃度層） ２１ａ，２１ｂ，２１ｃ Ｎ- 低濃度層（空乏層厚み調
整用低濃度層） ２２ 絶縁膜 ２３ ＰチャネルＭＯＳＦＥＴ ２４ ＮチャネルＭＯＳＦＥＴ ２５ 配線 ２７，２８，３１，３２ ソース・ドレイン領域
整用低濃度層） ２２ 絶縁膜 ２３ ＰチャネルＭＯＳＦＥＴ ２４ ＮチャネルＭＯＳＦＥＴ ２５ 配線 ２７，２８，３１，３２ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (2)
- 【請求項１】 シリコン基板上に絶縁膜を形成し、その
絶縁膜上にＭＯＳＦＥＴを集積化して配置した半導体集
積回路において、 少なくとも前記ＭＯＳＦＥＴのソース・ドレイン領域及
び半導体集積回路の配線の直下での前記シリコン基板の
絶縁膜と接する領域に当該シリコン基板と同一導電型の
空乏層抑制用高濃度層を配置したことを特徴とする半導
体集積回路。 - 【請求項２】 シリコン基板上に絶縁膜を形成し、その
絶縁膜上にＭＯＳＦＥＴを集積化して配置した半導体集
積回路において、 少なくとも前記ＭＯＳＦＥＴのソース・ドレイン領域及
び半導体集積回路の配線の直下での前記シリコン基板の
絶縁膜と接する領域に空乏層厚み調整用低濃度層を配置
するとともに、当該低濃度層の回りにシリコン基板と同
一導電型の空乏層抑制用高濃度層を配置したことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02018893A JP3259395B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02018893A JP3259395B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236998A true JPH06236998A (ja) | 1994-08-23 |
| JP3259395B2 JP3259395B2 (ja) | 2002-02-25 |
Family
ID=12020205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02018893A Expired - Fee Related JP3259395B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259395B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215190B1 (en) * | 1998-05-12 | 2001-04-10 | International Business Machines Corporation | Borderless contact to diffusion with respect to gate conductor and methods for fabricating |
| US6362507B1 (en) * | 1999-04-20 | 2002-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate |
| US6630382B1 (en) * | 1999-06-02 | 2003-10-07 | Arizona State University | Current controlled field effect transistor |
| US7589007B2 (en) | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
-
1993
- 1993-02-08 JP JP02018893A patent/JP3259395B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215190B1 (en) * | 1998-05-12 | 2001-04-10 | International Business Machines Corporation | Borderless contact to diffusion with respect to gate conductor and methods for fabricating |
| US6362507B1 (en) * | 1999-04-20 | 2002-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate |
| US6630382B1 (en) * | 1999-06-02 | 2003-10-07 | Arizona State University | Current controlled field effect transistor |
| US7589007B2 (en) | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3259395B2 (ja) | 2002-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100781213B1 (ko) | 횡형 2중 확산형 전계 효과 트랜지스터 및 그를 구비한집적회로 | |
| US6713794B2 (en) | Lateral semiconductor device | |
| EP0304811B1 (en) | Mos transistor | |
| JP3110262B2 (ja) | 半導体装置及び半導体装置のオペレーティング方法 | |
| JP2800702B2 (ja) | 半導体装置 | |
| US7816212B2 (en) | Method of high voltage operation of a field effect transistor | |
| JPH06236998A (ja) | 半導体集積回路 | |
| JP2001345376A (ja) | 半導体装置 | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JP2825038B2 (ja) | 半導体装置 | |
| US6429490B2 (en) | Protection device and protection method for semiconductor device | |
| JP2598446B2 (ja) | Ｍｉｓ−ｆｅｔ | |
| JP4577948B2 (ja) | オフセットゲート型電界効果トランジスタ | |
| KR950003238B1 (ko) | 다중-전극을 이용한 논리소자의 구조 | |
| JPH0817206B2 (ja) | 半導体装置 | |
| JPH11220124A (ja) | 半導体装置 | |
| JPH06209106A (ja) | 半導体装置 | |
| JPH0330371A (ja) | 半導体装置 | |
| JPH09191054A (ja) | Ｃｍｏｓトランジスタ | |
| JP3848604B2 (ja) | 半導体装置とその製造方法 | |
| JP3257362B2 (ja) | 横型ｍｏｓサイリスタ | |
| JP2001007331A (ja) | 半導体装置及びその製造方法 | |
| JPH09129887A (ja) | Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ | |
| JPS5858747A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH0612818B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071214 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |