KR19980039470A - 반도체소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 패드 산화막과 마스크용 절연막을 형성하는 단계와, 상기 마스크용 절연막의 일부를 제거하여 상기 패드 산화막을 노출시키는 홀을 포함하는 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴을 이온 주입 마스크로하여 상기 반도체 기판 내에 불순물 이온을 주입하여 상기 노출된 패드 산화막 아래에 펀치쓰루 저지용 채널 영역을 형성하는 단계와, 상기 노출된 패드 산화막을 제거하는 단계와, 상기 결과물상에 게이트 절연막을 형성하는 단계와, 상기 절연막 패턴의 홈 내에 게이트 전극층을 형성하는 단계와, 상기 게이트 절연막중 노출된 부분과 절연막 패턴을 순차로 제거하는 단계를 포함한다. 본 발명에 의하면, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 이온 주입을 행하는 데 있어서 접합 정전 용량을 증가시키지 않고도 게이트 전극의 패터닝시에 발생할 수 있는 미스얼라인에 따른 문제를 단순한 공정에 의하여 해결할 수 있다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 소스 및 드레인 사이의 펀치쓰루(punch-through)를 방지하기 위하여 국부적 이온 주입(local ion implantation)을 효율적인 방법으로 행할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트 전극의 길이도 짧아지게 되었다. 이에 따라, 게이트 전극의 길이가 0.1 ∼ 0.35μm 또는 그 이하인 반도체 소자를 제조하는 데 있어서, 가장 큰 문제로 되는 것이 소스 및 드레인 사이의 펀치쓰루를 방지하는 것이다. 소스 및 드레인 사이의 펀치쓰루는 게이트의 길이가 짧아짐에 따라 소스/드레인이 공간적으로 너무 인접하게 되는 데서 비롯되는 것으로서, 이와 같은 펀치쓰루를 방지하기 위한 노력이 많이 행해지고 있다. 그 중 대표적인 방법으로서, 게이트 전극을 패터닝하기 전에 포토마스크를 사용하여 국부적 이온 주입을 행하는 방법과, 반도체 기판 전면에 깊게 글로벌 이온 주입을 행하는 방법이 있다.
도 1 내지 도 3은 종래 기술의 한 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위하여 종래에 사용된 국부적 이온 주입 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 먼저 반도체 기판(1)상에서 마스크(3)를 사용하여 트랜지스터를 형성할 영역 전체에 웰 형성을 위한 불순물 이온(5) 주입을 행한다.
도 2를 참조하면, 게이트 전극을 형성할 부분을 제외한 나머지 부분을 마스크(7)로 덮은 후, 게이트 전극을 형성할 영역 부근에만 채널 불순물 이온(9)을 주입하여 채널 영역(10)을 형성한다.
도 3을 참조하면, 반도체 기판(1)상에서 상기 채널 영역(10)이 형성된 부분에 게이트 전극(12)을 형성한다.
상기한 바와 같은 종래 기술에 의한 국부적 이온 주입 방법은 그 공정이 간단하지만, 게이트 전극을 패터닝하기 전에 국부적 이온 주입을 행하므로, 게이트 전극을 패터닝할 때 미스얼라인(misalign)에 따른 문제가 발생할 수 있다.
도 4 내지 도 7은 종래 기술의 다른 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위하여 종래에 사용된 글로벌 이온 주입 방법을 설명하기 위한 도면들이다.
도 4를 참조하면, 반도체 기판(30) 전면에 소정의 불순물 이온, 예를 들면 BF2 +이온을 3.5E12원자/㎠의 도즈량 및 40keV의 에너지로 주입하여 문턱 전압(threshold voltage)을 조정하기 위한 제1 채널 영역(32)을 형성한다.
도 5를 참조하면, 반도체 기판(30)상에 소정의 불순물 이온, 예를 들면 BF2 +이온을 2.0E12원자/㎠의 도즈량 및 100keV의 에너지로 주입하여 반도체 기판(30) 내에서 상기 제1 채널 영역(32)보다 깊은 깊이로 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 제2 채널 영역(34)을 형성한다.
도 6을 참조하면, 반도체 기판(30)상에 게이트 전극(36)을 패터닝하고, 이를 이온 주입 마스크로하여 소정의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(40)을 형성한다.
도 7을 참조하면, 상기 결과물 전면에 절연막을 도포한 후 이를 이방성 식각하여 상기 게이트 전극(36)의 측벽에 스페이서(42)를 형성한다. 그 후, 상기 스페이서(42)를 이온 주입 마스크로하여 소정의 불순물 이온을 주입하여 상기 LDD 영역(40)의 표면에 소스/드레인 영역(44)을 형성한다.
상기한 바와 같은 종래 기술에 의한 글로벌 이온 주입 방법에 의하면, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 제2 채널 영역이 접합 부위에도 형성되므로, 소스/드레인 영역의 하단부에서 도핑 농도가 증가하게 된다. 그 결과, 도핑 농도가 증가된 소스/드레인 영역의 근방에서는 공핍 영역(depletion region)의 폭이 감소하게 되어 접합 정전 용량(junction capacitance)이 증가하게 된다. 따라서, 트랜지스터의 스위칭 속도가 감소하게 되는 결과를 초래하게 된다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술에 따른 문제를 해결하기 위한 것으로서, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 이온 주입을 행하는 데 있어서 접합 정전 용량을 증가시키지 않고도 게이트 전극의 패터닝시에 발생할 수 있는 미스얼라인에 따른 문제를 단순한 공정에 의하여 해결할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 3은 종래 기술의 한 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 종래 기술의 다른 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판, 102 : 패드 산화막
104 : 질화막, 104A : 질화막 패턴
106 : 불순물 이온, 110 : 펀치쓰루 저지용 채널 영역
112 : 게이트 절연막, 120 : 게이트 전극층
h : 홀
상기 목적을 달성하기 위하여 본 발명은, PMOS 및 NMOS를 구비한 반도체 소자의 제조 방법에 있어서, 반도체 기판상에 패드 산화막과 마스크용 절연막을 형성하는 단계와, 상기 마스크용 절연막의 일부를 제거하여 상기 패드 산화막을 노출시키는 홀을 포함하는 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴을 이온 주입 마스크로하여 상기 반도체 기판 내에 불순물 이온을 주입하여 상기 노출된 패드 산화막 아래에 펀치쓰루 저지용 채널 영역을 형성하는 단계와, 상기 노출된 패드 산화막을 제거하는 단계와, 상기 결과물상에 게이트 절연막을 형성하는 단계와, 상기 절연막 패턴의 홈 내에 게이트 전극층을 형성하는 단계와, 상기 게이트 절연막중 노출된 부분과 절연막 패턴을 순차로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 마스크용 절연막과 게이트 전극층은 각각 상호 선택적 식각이 가능한 물질을 사용하여 형성한다. 더욱 바람직하게는, 상기 마스크용 절연막은 질화막으로 형성하고, 상기 게이트 전극층은 도전성 실리사이드(silicide), 도핑된 폴리실리콘 및 순수한 폴리실리콘으로 이루어지는 군에서 선택된 적어도 어느 하나를 사용하여 형성한다.
또한 바람직하게는, 상기 불순물 이온을 주입하는 단계는 상기 반도체 기판의 PMOS 영역에만 한정하여 행한다. 또는, 상기 불순물 이온을 주입하는 단계는 상기 반도체 기판의 PMOS 영역 및 NMOS 영역 전체에 걸쳐서 행할 수도 있다.
또한 바람직하게는, 상기 펀치쓰루 저지용 채널 영역을 형성하는 단계 전에 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입 단계를 더 포함한다. 또는, 상기 펀치쓰루 저지용 채널 영역을 형성하는 단계 후에 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입 단계를 더 포함할 수도 있다.
더욱 바람직하게는, 상기 펀치쓰루 저지용 채널 영역을 형성하기 위한 불순물 이온 주입시의 이온 주입 에너지는 상기 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입시의 이온 주입 에너지보다 더 크다.
또한 바람직하게는, 상기 게이트 절연막을 형성하는 단계는 열산화법에 의하여 행하고, 상기 게이트 전극층을 형성하는 단계는 상기 게이트 절연막이 형성된 결과물 전면에 도전 물질을 증착한 후, 상기 절연막 패턴의 홀 내에만 도전 물질이 남도록 상기 도전 물질을 에치백하는 단계를 포함한다.
본 발명에 의하면, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 이온 주입을 행하는 데 있어서 접합 정전 용량을 증가시키지 않고도 게이트 전극의 패터닝시에 발생할 수 있는 미스얼라인에 따른 문제를 단순한 공정에 의하여 해결할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 8 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, PMOS 및 NMOS를 구비한 반도체 소자의 제조시에 PMOS 및 NMOS의 각 영역에서 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 이온 주입 방법을 설명하기 위한 도면들이다.
도 8을 참조하면, 웰이 형성된 반도체 기판(100)상에 패드 산화막(102)을 형성하고, 그 위에 마스크용 절연막, 예를 들면 질화막(104)을 소정의 두께로 형성한다.
도 9를 참조하면, 상기 질화막(104)중 게이트 전극을 형성할 부분을 제거하여 그 부분에 상기 패드 산화막(102)을 노출시키는 홀(h)을 형성함으로써 리버스 게이트 패터닝된 질화막 패턴(104A)을 형성한다.
도 10을 참조하면, 상기 질화막 패턴(104A)을 이온 주입 마스크로하여 상기 반도체 기판(100) 내에 소정의 불순물 이온(106)을 주입함으로써, 상기 노출된 패드 산화막(102) 아래에 펀치쓰루 저지용 채널 영역(110)을 형성한다. 이 때, 일반적으로 PMOS가 펀치쓰루에 취약하므로, PMOS에만 국부적 이온 주입을 행할 수도 있다. 여기서, 펀치쓰루 방지를 위한 불순물 이온 주입은 문턱 전압에 영향을 미치지 않도록 하기 위하여 비교적 고에너지, 예를 들면 100keV의 에너지에서 예를 들면 약 2.0E12원자/㎠의 도즈량으로 실시한다. 상기 펀치쓰루 저지용 채널 영역(110)의 형성 전 또는 후에 문턱 전압 조절용 이온 주입 단계를 추가하는 것도 가능하다.
도 11을 참조하면, 패드 산화막(102)중에서 상기 펀치쓰루 저지용 채널 영역(110) 형성을 위한 이온 주입시에 손상된 부분, 즉 상기 노출된 패드 산화막(102)을 제거한다.
도 12를 참조하면, 상기 결과물 전면에 예를 들면 열산화법에 의해 게이트 절연막(112)을 얇게 형성한다. 또는, 상기 게이트 절연막(112)을 상기 결과물 전면에 형성하지 않고, 상기 홀(h)에 의해 노출된 반도체 기판(100)의 표면에만 형성하는 것도 가능하다.
도 13을 참조하면, 상기 결과물 전면에 게이트 전극 형성용 도전 물질을 증착한 후, 상기 홀(h) 내에만 도전 물질이 남도록 상기 도전 물질을 에치백하여 상기 홀(h) 내에 게이트 전극층(120)을 형성한다. 이 때, 상기 게이트 전극 형성용 도전 물질로서 상기 마스크용 절연막 즉 질화막 패턴(104A)에 대하여 선택적 식각이 가능한 물질을 사용하는 것이 바람직하다. 예를 들면, 상기 게이트 전극 형성용 도전 물질로서 도전성 실리사이드(silicide), 도핑된 폴리실리콘 및 순수한 폴리실리콘으로 이루어지는 군에서 선택된 적어도 어느 하나를 사용할 수 있다.
도 14를 참조하면, 상기 노출된 게이트 절연막(120) 및 그 아래의 질화막 패턴(104A)을 순차로 제거한다.
그 후, 통상의 공정에 의하여 트랜지스터를 형성하고 반도체 소자를 완성한다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법에 따르면, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 채널 영역을 셀프얼라인(self-align)으로 국부적으로 형성함으로써 소스/드레인 영역의 접합 부위에 전혀 영향을 미치지 않게 되어 접합 정전 용량을 극소화할 수 있을 뿐 만 아니라, 이와 같이 형성된 채널 영역을 형성하는 데 있어서 추가적인 마스크를 사용하지 않고도 국부적인 이온 주입 공정을 통하여 형성된 채널 영역이 게이트 전극의 하단부에 정확하게 위치하도록 할 수 있다. 따라서, 공정을 단순화할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (13)

  1. PMOS 및 NMOS를 구비한 반도체 소자의 제조 방법에 있어서,
    반도체 기판상에 패드 산화막과 마스크용 절연막을 형성하는 단계와,
    상기 마스크용 절연막의 일부를 제거하여 상기 패드 산화막을 노출시키는 홀을 포함하는 절연막 패턴을 형성하는 단계와,
    상기 절연막 패턴을 이온 주입 마스크로하여 상기 반도체 기판 내에 불순물 이온을 주입하여 상기 노출된 패드 산화막 아래에 펀치쓰루 저지용 채널 영역을 형성하는 단계와,
    상기 노출된 패드 산화막을 제거하는 단계와,
    상기 결과물상에 게이트 절연막을 형성하는 단계와,
    상기 절연막 패턴의 홈 내에 게이트 전극층을 형성하는 단계와,
    상기 게이트 절연막중 노출된 부분과 절연막 패턴을 순차로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 마스크용 절연막과 게이트 전극층은 각각 상호 선택적 식각이 가능한 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 마스크용 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 게이트 전극층은 도전성 실리사이드(silicide), 도핑된 폴리실리콘 및 순수한 폴리실리콘으로 이루어지는 군에서 선택된 적어도 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 불순물 이온을 주입하는 단계는 상기 반도체 기판의 PMOS 영역에만 한정하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 불순물 이온을 주입하는 단계는 상기 반도체 기판의 PMOS 영역 및 NMOS 영역 전체에 걸쳐서 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 펀치쓰루 저지용 채널 영역을 형성하는 단계 전에 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 펀치쓰루 저지용 채널 영역을 형성하는 단계 후에 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 펀치쓰루 저지용 채널 영역을 형성하기 위한 불순물 이온 주입시의 이온 주입 에너지는 상기 문턱 전압 조절용 채널 영역을 형성하기 위한 불순물 이온 주입시의 이온 주입 에너지보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 게이트 절연막을 형성하는 단계는 열산화법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항 또는 제8항에 있어서, 상기 게이트 절연막을 형성하는 단계는 열산화법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서, 상기 게이트 전극층을 형성하는 단계는 상기 게이트 절연막이 형성된 결과물 전면에 도전 물질을 증착한 후, 상기 절연막 패턴의 홀 내에만 도전 물질이 남도록 상기 도전 물질을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 도전 물질로서 도전성 실리사이드(silicide), 도핑된 폴리실리콘 및 순수한 폴리실리콘으로 이루어지는 군에서 선택된 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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