KR20000015012A - 반도체소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극 형성후 LDD 임플란테이션을 한 다음, 상기 게이트 전극의 양측벽 하부 즉, 트랜지스터 채널 양측 에지부측으로 측면 이온주입을 실시하여 채널영역의 웰 농도를 높이고, LDD 임플란테이션과 이후 진행되는 소오드 드레인 임플란테이션으로 인한 데미지를 보상해 줌으로써, 반도체 소자의 쉬링크에 따른 트랜지스터의 숏 채널 효과 및 역 숏채널 효과를 개선시켜 반도체 소자의 동작특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극 형성 후, 게이트 양 측면 하측으로 측면 이온주입을 실시함에 의해 트랜지스터의 채널 에지부에서의 웰과 소오스/드레인이 만나는 영역의 웰 농도를 증가 시킴으로써 숏채널 현상을 제거하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
도 1a 와 도 1b 는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조 공정 단계를 도시한 단면도이고,
도 1c 는 채널길에 따른 문턱전압(Vt)의 변화를 도시한 그래프이다.
먼저, 반도체 기판(1)의 소정위치에 소자 분리영역4)을 정의한 후, 게이트 산화막(3), 게이트 전극(3)을 차례로 형성한다.(도 1a 참조)
상기 게이트 전극(2)을 형성한 후, LDD 이온주입을 실시한 다음, 상기 게이트 전극(2)의 측벽에 측벽 산화막(5)을 형성한다. 그 후 상기 소오스/드레인 영역(6)에 불순물 이온 주입을 실시하여 트랜지스터의 소오스/드레인 정션(6)을 형성한다.(도 1b 참조)
상기와 같은 종래의 기술에 의해 형성된 트랜지스터에 있어서, 소자가 쉬링크(Shrink) 될수록 유효채널 길이가 감소하게 되고, 열 영향에 의해 트랜지스터에서 발생되는 숏채널 효과(Short Channnel Effect)가 더윽 심하게 나타나고 있다.
상기한 현상을 개선하기 위하여 더욱 얕은 소오스/드레인 정션을 만들고, 웰 농도 또한 계속 증가시키고 있지만 숏 채널 효과는 여전히 나타나고 있다. 또한 얕은 정션 및 웰 농도 증가에 의해 핫 캐리어(Hot Carrier) 및 GIDL 등의 현상에 의해 반도체 소자의 신뢰성 특성 저하가 야기되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극 형성 후, 큰 각도와 저 이온주입 에너지를 이용하여 채널 에지 영역에 임플란테이션을 실시함으로써 숏채널 효과 및 역 숏 채널 효과를 개선하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시키는 반도체 소자의 트랜지스터 형성방법을 제공함에 그 목적이 있다.
도 1a 와 도 1b 는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조 공정 단계를 도시한 단면도
도 2a 와 도 2c 는 본 발명에 따른 반도체 소자의 트랜지스터 제조 공정 단계를 도시한 단면도
도 1c 와 도 2d 는 채널길이에 따른 문턱전압(Vt)을 도시한 그래프
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 게이트 전극
3 : 게이트 산화막 4 : 소자분리 영역
5 : 게이트 측벽 산화막 6 : LDD 및 소오스/드레인 정션
7 : 측면 이온주입에 의한 주입된 불순물의 분포
상기 목적을 달성하기 위한 본 발명의 특징은,
반도체 기판 상부에 패드 산화막, 패드 질화막을 차례로 형성하는 단계와,
소자분리 마스크를 사용하여 상기 패드 질화막과 패드 산화막을 차례로 식각하는 단계와,
필드 산화공정으로 소자 분리영역을 형성하는 단계와,
게이트 전극을 형성하는 단계와,
LDD 이온주입을 실시한 다음, 큰 각도를 가지며 저 이온주입 에너지로 측면 이온주입을 실시하는 단계와,
상기 게이트 전극의 양측벽에 스페이서 산화막을 형성한 후, 불순물 이온주입에 의한 소오스/드레인을 형성하는 단계를 포함하는 구성으로 됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2c 는 본 발명의 방법에 따른 반도체 소자의 트랜지스터 형성 공정단계를 도시한 단면도이다.
도 2a를 참조하면, 상기 도 1a 에서와 같이 반도체 기판(1) 상에 패드 산화막(3)과 패드 질화막(미도시)을 차례로 형성한다.
상기 구조 상부에 소자분리 마스크(미도시)를 사용하여 상기 패드 질화막과 패드 산화막(3)을 식각하여 하부의 반도체 기판을 노출시키는 단계와,
필드산화 공정으로 소자 분리영역(4)을 형성한 후, 게이트 산화막(3), 게이트 전극(3)을 차례로 형성한다.
도 2b를 참조하면, 상기 게이트 전극(2) 형성후 LDD 이온주입을 실시한 다음, 트랜지스터 채널의 양 에지부를 향하여 소정 각도를 가지며 저 이온주입 에너지로 측면 이온주입을 실시한다.
한편, 상기 측면 이온주입시 주입되는 불순물은 웰과 같은 형태의 불순물로 할 수 있으며, 또한 주입 에너지는 10∼40KeV 의 낮은 이온 주입 에너지로 하고, 이온주입시 경사각은 30°∼50°로 한다.
도 2c를 참조하면, 상기 게이트 전극(2)의 양측벽에 스페이서 산화막(5)을 형성한 후, 이온주입에 의한 소오스/드레인(6)을 형성한다.
도 2d를 참조하면, 채널 길이별 문턱전압(Vt)을 도시하였다. 상기 도면에 도시된 바와 같이 채널길이 변화에 따라 분턱전압의 변화가 거의 없음을 알 수 있다.
이상 상기한 본 발명의 방법에 따라 게이트 전극(2)을 형성한 후, LDD 임플란테이션을 한 다음, 상기 게이트 전극(2)의 양측벽 하부로 경사지게 이온주입을 실시하여 채널영역의 웰 농도를 높이고, 또한 LDD 임플란테이션과 소오드 드레인 임플란테이션으로 인한 데미지를 보상해 주고, 이로써 소자의 쉬링크에 따른 트랜지스터의 숏채널 효과 및 역 숏채널 효과를 개선시키는 것이다.
상기한 기술은 종래의 소오스/드레인 정션의 펀치쓰루 특성 개선을 위한 할로(HALO) 형태와는 무관한 것으로, 측면 임플란테이션은 정션 펀치쓰루 방지가 아닌 채널 영역의 불순물 농도를 변화시킴으로써 트랜지스터의 숏채널 특성을 개선시키는 것이다.
이상 상술한 바와 같이, 게이트 전극을 형성하고, LDD 임플란테이션을 한 다음, 상기 게이트 전극의 양측벽 하부로 측면 이온주입을 실시하여 채널영역의 웰 농도를 높임과 아울러, LDD 임플란테이션과 소오드 드레인 임플란테이션으로 인한 데미지를 보상해 줌으로서 반도체 소자의 쉬링크에 따른 트랜지스터의 숏 채널 효과 및 역 숏채널 효과를 개선시켜 반도체 소자의 동작특성 및 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상부에 패드 산화막, 패드 질화막을 차례로 형성하는 단계와,소자분리 마스크를 사용하여 상기 패드 질화막과 패드 산화막을 차례로 식각하는 단계와,필드 산화공정으로 소자 분리영역을 형성하는 단계와,게이트 전극을 형성하는 단계와,LDD 이온주입을 실시한 다음, 큰 각도를 가지며 저 이온주입 에너지로 측면 이온주입을 실시하는 단계와,상기 게이트 전극의 양측벽에 스페이서 산화막을 형성한 후, 불순물 이온주입에 의한 소오스/드레인을 형성하는 단계를 포함하는 구성으로 되는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서상기 측면 이온주입이 불순물은 웰과 같은 형태의 불순물로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법
- 제 1 항에 있어서상기 측면 이온주입시 주입 에너지는 10∼40KeV 의 낮은 이온 주입 에너지로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서상기 측면 이온주입시 경사각은 30°∼50°로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서상기 측면 이온주입시 트랜지스터 채널의 에지영역에만 이온 주입이 되게 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
Priority Applications (1)
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| KR1019980034693A KR20000015012A (ko) | 1998-08-26 | 1998-08-26 | 반도체소자의 트랜지스터 제조방법 |
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| KR1019980034693A KR20000015012A (ko) | 1998-08-26 | 1998-08-26 | 반도체소자의 트랜지스터 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721622B1 (ko) * | 2005-12-21 | 2007-05-23 | 매그나칩 반도체 유한회사 | 트랜지스터 및 그 제조 방법 |
-
1998
- 1998-08-26 KR KR1019980034693A patent/KR20000015012A/ko not_active Application Discontinuation
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| KR100721622B1 (ko) * | 2005-12-21 | 2007-05-23 | 매그나칩 반도체 유한회사 | 트랜지스터 및 그 제조 방법 |
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