KR20060003427A - 소자 분리 영역 아래에 불순물층을 형성하는 소자 분리방법 및 이에 의한 소자 분리 구조를 포함하는 반도체 소자 - Google Patents

소자 분리 영역 아래에 불순물층을 형성하는 소자 분리방법 및 이에 의한 소자 분리 구조를 포함하는 반도체 소자 Download PDF

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Abstract

소자 분리 영역 아래에 불순물층을 형성하는 소자 분리 방법 및 이에 의한 소자 분리 구조를 포함하는 반도체 소자를 제시한다. 본 발명에 따르면, 또한, 소자 분리를 강화하기 위해서, 먼저, 서로 다른 도전형의 두 웰(well) 영역들을 포함하는 반도체 기판에 소자 분리 영역을 형성하고, 웰 영역들 중 어느 하나인 제1웰 영역에 트랜지스터의 소스/드레인 영역을 형성하기 위해 제1웰 영역과 반대 도전형의 불순물을 제1웰 영역에 선택적으로 이온 주입하되, 이온 주입 단계에서 불순물을 웰 영역들 중 다른 하나인 제2웰 영역에 속한 소자 분리 영역 아래로 선택적으로 함께 이온 주입하여 소자 분리 영역을 강화하기 위한 불순물층을 함께 형성한다.
소자 분리, LOCOS, STI, DDD, 이중 게이트 산화막

Description

소자 분리 영역 아래에 불순물층을 형성하는 소자 분리 방법 및 이에 의한 소자 분리 구조를 포함하는 반도체 소자{Isolation method with forming impurity layer beneath isolation region and semiconductor device thereof}
도 1a, 도 1b 및 도 1c 내지 도 7a, 도 7b 및 도 7c는 본 발명의 실시예에 의한 소자 분리 영역 아래에 도입된 불순물층을 포함하는 소자 분리 구조 및 이를 형성하는 소자 분리 방법을 설명하기 위해서 공정 순서에 따라 개략적으로 도시한 단면도들이다.
본 발명은 집적 회로 소자에 관한 것으로, 특히, 소자들 간을 격리하는 소자 분리 영역(isolation region) 아래에 소자 분리 특성을 강화하기 위한 불순물층을 형성하는 소자 분리 방법 및 이에 의한 소자 분리 구조를 가지는 반도체 소자에 관한 것이다.
집적 회로 소자를 반도체 기판 상에 구현할 때, 소자들 간을 격리하는 소자 분리 과정이 요구된다. 소자 분리는 소자가 구현될 활성 영역(active region)들 간을 절연시키는 기술을 의미한다. 현재 MOSFET 공정에서 동일 기판에 형성된 소자를 전기적 격리와 기판 위 배선에 의한 기생 소자(parasitic device)의 동작을 방지하기 위해 다양한 소자 분리 방법들이 제시되고 있다.
예를 들어, 로코스(LOCOS: Local Oxidation of Silicon) 계열의 소자 분리 방법들로 전형적인 로코스 소자 분리와, PBL(Poly Buffered LOCOS), PSL(Poly Spacer LOCOS) 등이 제시될 있고, 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation) 등이 현재 적용되고 있다. 그럼에도 불구하고, 반도체 소자가 고집적화됨에 따라, 고전압, 고전류 또는/ 및 고속도 소자를 구현하기 위해, 더욱 다양한 형태의 소자 분리 방법들이 연구 개발되고 있다.
기본적으로 소자 분리에 요구되는 사항은, 충분한 소자 분리 전압, 즉, 충분한 활성 영역과 활성 영역 간의 격리 전압, 기생 트랜지스터의 높은 문턱 전압, 작은 면적, 공정 진행 상의 용이성 등이 예시될 수 있다. 이러한 소자 분리에 요구되는 사항을 고려할 때, 대략 0.25㎛ 이하의 디자인 룰(design rule)의 고집적 소자에서는 주로 STI 구조가 유리하게 채용되고 있다. 그런데, 이러한 STI 구조를 형성하는 데는 CMP(Chemical Mechanical Polishing) 공정, 갭 채움 공정(gap fill process) 등이 수반되게 된다. 따라서, 공정이 전반적으로 복잡해지고 여러 기술적 문제가 수반될 수 있고 공정 단가가 상대적으로 비싸지게 된다.
이에 반해, 대략 0.35㎛ 이상의 디자인 룰의 소자에서는 주로 LOCOS 계열의 구조가 채용될 수 있다. 그런데, 상기 소자가 고전압 트랜지스터(high voltage transistor)일 경우, 버즈 벡(bird's beak)의 영향으로 소자 분리 영역의 두께에 한계가 수반되게 된다. 소자 분리 영역 두께가 낮아짐에 따른 소자 분리 특성의 저 하를 보상하기 위해, 별도의 소자 분리 특성의 강화를 위한 공정이 요구되게 된다. 이러한 소자 분리 특성의 강화를 위한 공정은 대체적으로 별도의 마스크(mask)를 요구하게 된다. 이러한 소자 분리를 강화하기 위한 공정을 위해 별도의 마스크를 도입하는 것은 공정 비용의 증대를 크게 수반하게 된다.
따라서, 보다 저렴한 공정 비용으로 그리고 소자 분리 영역 또는 필드 영역(field region)의 낮은 두께로도 높은 절연 기능 또는 소자 분리 기능을 확보할 수 있는 소자 분리 방법이 요구되고 있다. 이러한 소자 분리 방법은 특히 고전압 트랜지스터 소자를 구현하는 데 크게 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 낮은 소자 분리 두께로도 높은 소자 분리 기능을 구현할 수 있는 소자 분리 구조 및 소자 분리 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 낮은 소자 분리 두께로도 높은 소자 분리 기능을 구현할 수 있도록 소자 분리를 강화한 소자 분리 방법을 제시한다.
상기 소자 분리 방법은 소자 분리를 강화하기 위해서, 반도체 기판에 소자 분리 영역을 형성하는 단계, 및 상기 소자 분리 영역 인근에 형성될 트랜지스터의 소스/드레인 영역과 반대 도전형의 불순물층을 상기 소자 분리 영역 아래에 형성하여 소자 분리를 강화하는 단계를 포함하여 수행될 수 있다.
이때, 상기 소자 분리 영역은 로코스(LOCOS) 계열의 소자 분리로 형성될 수 있다.
또한, 상기 소자 분리 방법은, 서로 다른 도전형의 두 웰(well) 영역들을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계, 상기 웰 영역들 중 어느 하나인 제1웰 영역에 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제1웰 영역과 반대 도전형의 불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 단계, 및 상기 이온 주입 단계에서 상기 불순물을 상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 소자 분리 영역을 강화하기 위한 불순물층을 함께 형성하는 단계를 포함하여 수행될 수 있다.
이때, 상기 이온 주입 단계는 상기 트랜지스터의 소스/드레인 정션 영역이 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하여 형성될 때, 상기 제1층을 형성하기 위한 이온 주입 단계로 수행될 수 있다.
상기 제2웰 영역에 다른 제2트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제2웰 영역과 반대 도전형의 제2불순물을 상기 제2웰 영역에 선택적으로 이온 주입하는 제2이온 주입 단계, 및 상기 제2이온 주입 단계에서 상기 제2불순물을 상기 제1웰 영역에 속한 제2소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 제2소자 분리 영역을 강화하기 위한 제2불순물층을 함께 형성하는 단계를 더 수행할 수 있다.
상기 제2이온 주입 단계는 상기 제2트랜지스터의 소스/드레인 영역이 제4층 및 상기 제4층을 감싸되 상대적으로 낮은 농도의 제3층의 이중층 구조를 포함하여 형성될 때 상기 제3층을 형성하기 위한 이온 주입 단계로 수행될 수 있다.
상기 이온 주입 단계를 수행하기 이전에 이온 투과를 위해 상기 제2웰 영역에 속한 소자 분리 영역의 두께를 감소시키는 단계를 더 수행할 수 있다. 또한, 상기 제2이온 주입 단계를 수행하기 이전에 이온 투과를 위해 상기 제1웰 영역에 속한 상기 제2소자 분리 영역의 두께를 감소시키는 단계를 더 수행할 수 있다.
본 발명에 따르면, 보다 저렴한 공정 비용으로 낮은 소자 분리 영역으로도 높은 소자 분리 기능을 확보할 수 있는 소자 분리 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 소자 분리 영역의 두께가 상대적으로 낮아 소자 분리 영역에 의한 소자 분리 특성 또는 절연 특성의 강화가 요구될 때, 이러한 소자 분리 특성의 강화를 위해서 소자 분리 영역 아래에 소자 분리 특성 강화를 위해 불순물층을 도핑(doping)하는 소자 분리 강화 방법을 제시한다.
이러한 소자 분리 강화 방법은, 소자 분리 영역에 인접하여 형성되는 트랜지스터의 소스/드레인 영역(source/drain region)을 위한 불순물층과 반대 도전형의 불순물층을 소자 분리 영역 아래에 형성함으로써 이러한 반대 도전형의 불순물층에 의해서 소자 분리 특성이 강화되게 유도한다.
이러한 소자 분리 강화 방법은, 실질적으로 논리 회로 소자(logic device)를 형성하는 공정에서, 특히 고전압 CMOS 트랜지스터를 형성하는 과정에서 수행되는 것이 효과적일 수 있다. 논리 회로 소자를 포함하는 반도체 소자는 고전압의 CMOS 트랜지스터들을 포함하게 되며, 이러한 CMOS 공정에서는 이원 게이트 산화막 공정(dual gate oxide process)이 일반적으로 수반된다.
구체적으로, 이원 게이트 산화막 공정은, 높은 질의 게이트 산화막을 구현하기 위해, 먼저 고전압 소자를 위한 두꺼운 두께의 제1게이트 산화막을 성장시킨 후, 저전압 영역에서의 두꺼운 두께의 제1게이트 산화막을 제거하고 다시 저전압 소자를 위한 얇은 두께의 제2게이트 산화막을 성장시키는 과정을 수행된다. 이때, 저전압 영역에서의 두꺼운 두께의 제1게이트 산화막을 제거하는 과정에서 함께, 고전압 소자가 형성되는 고전압 영역에 존재하는 소자 분리 영역을 식각함으로써, 별도의 식각 과정의 추가 도입없이 고전압 영역의 소자 분리 영역의 두께를 낮출 수 있다.
이후, 고전압 트랜지스터의 소스/드레인 영역의 정션(junction) 구조를 DDD(Double Doped Drain) 구조 또는 이에 변형된 MLDD(Modified Light Doped Drain) 구조로 형성하기 위해서 수행되는 DDD 이온 주입을 수행할 때, 이러한 DDD 이온 주입이 두께가 낮아진 고전압 영역의 소자 분리 영역에도 수행되게 유도함으로써, 별도 마스크의 추가 도입없이도 소자 분리 영역 아래에 소자 분리 강화를 위한 불순물층을 형성할 수 있게 된다.
도 1a 내지 도 7c는 본 발명의 실시예에 의한 소자 분리 영역 아래에 불순물층을 형성하는 소자 분리 방법 및 이에 의한 소자 분리 구조를 가지는 반도체 소자를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1a 내지 도 7c는 논리 소자를 위한 저전압 트랜지스터들과, 이러한 저전압 트랜지스터들을 포함하는 논리 소자들을 동작하는 데 필요한 고전압 트랜지스터들이 동일한 반도체 기판 상에 배열되는 경우를 예시하고 있다. 이때, 고전압 트랜지스터들은 CMOS 트랜지스터 공정에 따라 n MOS 트랜지스터 및 p MOS 트랜지스터들로 형성된다.
도 1a, 도 1b 및 도 1c를 함께 참조하면, 본 발명의 실시예에 따른 소자 분리 영역을 강화하는 방법은, 먼저 실리콘(Si)과 같은 반도체 기판(100)에 활성 영역(active region:110)을 설정하는 소자 분리 영역(150) 또는 필드 영역(field region)을 형성한다. 소자 분리 영역(150)은 다양한 소자 분리 방법으로 형성될 수 있으며, 도 1a, 도 1b 및 도 1c에 제시된 바와 같이 로코스(LOCOS) 소자 분리 형태로 형성될 수 있다.
이때, 논리 소자 또는 논리 회로를 반도체 기판(100) 상에 집적하기 위해, 반도체 기판(100)은, 도 1a에 제시된 바와 같이, 논리 소자를 위한 저전압 트랜지스터들이 형성될 영역인 저전압 영역(101), 도 1b에 제시된 바와 같이, 고전압 p MOS 트랜지스터가 형성될 영역인 고전압 p MOS 영역(103) 및 도 1c에 제시된 바와 같이 고전압 n MOS 트랜지스터가 형성될 영역인 고전압 n MOS 영역(105)으로 편의상 구분될 수 있다. 저전압 영역(101)은 저전압 n MOS 트랜지스터를 위해 P 웰(P- well)의 기판 영역으로 구성되고, 고전압 p MOS 영역(103)은 N-웰 기판 영역, 저전압 n MOS 영역(105)은 P-웰 기판 영역으로 구성될 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 소자 분리 영역(150)에 의해 노출되는 활성 영역(110) 상에 상대적으로 두꺼운 두께의 제1게이트 유전막(210)을 열산화 등의 공정으로 성장시킨다. 고전압 CMOS 트랜지스터에는 저전압 트랜지스터에 비해 두꺼운 두께의 게이트 유전막이 요구된다. 이를 위해서, 논리 소자 또는 논리 회로를 반도체 기판(100) 상에 집적하기 위해서, 이원 게이트 산화막 공정이 제안되고 있다. 제1게이트 유전막(210) 등은 이러한 이원 게이트 산화막 공정에 따라 형성된다.
도 3a, 도 3b 및 도 3c를 참조하면, 상대적으로 얇은 두께의 제2게이트 유전막을 저전압 영역(101) 상에 형성하기 위해서, 제1게이트 유전막(210)의 저전압 영역(101) 상에 성장되어 있는 부분을 선택적으로 식각 제거한다.
선택적 제거를 위해서, 반도체 기판(100) 상에 저전압 영역(101) 상을 선택적으로 노출하는 식각 마스크(etch mask:510)를 형성한다. 식각 마스크(510)는 포토레지스트 패턴(photoresist pattern) 등으로 구성될 수 있다. 식각 마스크(510)는 저전압 영역(101)의 반도체 기판(100) 상의 영역을 노출하도록 설계되며 또한 고전압 영역(103, 105)에 속한 소자 분리 영역들(153, 155)을 선택적으로 노출하도록 설계된다.
이에 따라, 식각 마스크(510)에 의해서 선택적으로 노출된 제1게이트 유전막(210)의 저전압 영역(101)에 속한 부분이 선택적으로 식각 제거될 때, 식각 마스크 (510)에 의해서 함께 선택적으로 노출된 고전압 영역(103, 105)에 속한 소자 분리 영역들(153, 155) 또한 함께 식각된다.
이러한 식각에 의해서 저전압 영역(101)에는 초기 두께에 비해 감소된 제1소자 분리 영역(151)이 형성되고, 고전압 p MOS 영역(103)에는 역시 두께가 감소된 제2소자 분리 영역(153)이 형성되고, 고전압 n MOS 영역(105)에는 역시 두께가 감소된 제3소자 분리 영역(155)이 형성된다.
이와 같이 제2 및 제3소자 분리 영역(153, 155)의 두께를 초기 두께보다 감소되게 하는 것은, 제2 및 제3소자 분리 영역(153, 155) 아래에 불순물층을 이온 주입시키기 위해서이다. 따라서, 두께가 감소되는 제2 또는/ 및 제3소자 분리 영역들(153, 155)은 경우에 따라 일부만 선택적으로 설정될 수도 있다.
초기의 소자 분리 영역(150)은 디자인 룰에 따라 달라지나 대략 0.35㎛ 급 디자인 룰에서는 대략 2500Å 내지 3000Å 정도 두께로 형성될 수 있다. 이러한 초기 소자 분리 영역(150)은 상기한 식각 과정에 의해서 식각되어 그 두께가 대략 2000Å 내지 2500Å 정도 줄어들게 된다. 이러한 식각 제거되는 두께는 제1게이트 유전막(210)의 두께 대략 300Å 내지 400Å 정도로 도입되는 경우에 해당된다.
이와 같이 저전압 영역(101)에서 제1게이트 유전막(210)을 제거하는 과정에서, 고전압 영역(103, 105)의 소자 분리 영역(153, 155)의 두께를 함께 선택적으로 감소시키는 것이 가능하다. 따라서, 고전압 영역(103, 105)의 소자 분리 영역(153, 155)의 두께를 모두 또는 일부만 선택적으로 감소시키기 위해서, 별도의 식각 과정 또는 별도의 추가 마스크를 도입하는 것이 불필요하게 된다. 따라서, 고전압 영역 (103, 105)의 소자 분리 영역(153, 155)의 두께를 선택적으로 감소시키더라도 전체 공정의 복잡해짐 또는 공정 단계의 증가 등이 크게 억제된다.
도 4a, 도 4b 및 도 4c를 참조하면, 상대적으로 얇은 두께의 제2게이트 유전막(250)을 저전압 영역(101) 상에 열산화 등으로 성장시킨다. 이후에, 제2게이트 유전막(250) 상에 저전압 n MOS 트랜지스터를 위한 제1게이트(310), 제1게이트 유전막(210) 상에 고전압 p MOS 트랜지스터를 위한 제2게이트(330) 또는/및 제1게이트 유전막(210) 상에 고전압 n MOS 트랜지스터를 위한 제3게이트(350)를 CMOS 공정을 따라 형성한다.
도 5a, 도 5b 및 도 5c를 참조하면, 고전압 n MOS 트랜지스터를 위한 제1N-불순물층(410)을 선택적으로 형성한다. 제1N-불순물층(410)은 고전압 n MOS 트랜지스터의 소스/드레인 정션 구조를 DDD 구조로 형성하기 위해서 도입된다.
제1N-불순물층(410)은 하이드로 포스포로스 이온(PH+)으로 주입된 포스포로스 불순물층으로 형성될 수 있다. 이때, 이온 주입은 대략 180KeV의 에너지(energy)로 수행되며, 제1N-불순물층(410)은 대략 기판(100) 표면으로부터 대략 0.5㎛ 깊이에 다다르게 형성될 수 있다.
이러한 제1N-불순물층(410)을 위한 N형 불순물을 주입하는 제1이온 주입은 실질적으로 고전압 n MOS 트랜지스터를 위한 제3게이트(350) 주위의 반도체 기판(100) 영역, 즉, 고전압 n MOS 영역(105)을 여는 제1이온 주입 마스크(530)를 이용 하여 선택적으로 이온 주입한다. 이때, 고전압 p MOS 영역(103)에 속한 제2소자 분리 영역(153)에 이러한 N형 불순물이 동시에 주입되도록 한다.
예컨대, 제1이온 주입 마스크(530)가 고전압 n MOS 영역(105) 뿐만 아니라 제2소자 분리 영역(153) 또한 선택적으로 열도록 형성된다. 이때, 고전압 n MOS 영역(105)에 속하는 감소된 두께를 가지는 제3소자 분리 영역(155)은 N형 불순물이 그 아래에 주입되지 않게 제1이온 주입 마스크(530)에 의해 가려지는 것이 바람직하다. 이러한 제1이온 주입 마스크(530)는 포토레지스트 패턴으로 구성될 수 있다.
이에 따라, 제1이온 주입에 의해서 제2소자 분리 영역(153) 아래에 제2N-불순물층(411)이 형성되게 된다. 제2소자 분리 영역(153) 아래는 N-웰이 도입된 상태인데, 제1이온 주입에 의해서 주입되는 N형 불순물에 의해서 제2N-불순물층(411)은 N-웰에 비해 높은 불순물 농도를 가지게 된다. 따라서, 이러한 제2N-불순물층(411)의 도입에 의해서 제2소자 분리 영역(153)의 소자 분리 특성 또는 절연 특성은 강화되게 된다.
제2N-불순물층(411)을 형성하는 N형 불순물은 제1이온 주입에 의해서 제2소주 분리 영역(153)을 투과한 것이므로, 제2N-불순물층(410)에 비해 얕은 깊이에 위치하게 된다.
도 6a, 도 6b 및 도 6c를 참조하면, 고전압 p MOS 트랜지스터를 위한 제1P- 불순물층(430)을 선택적으로 형성한다. 제1P-불순물층(430)은 고전압 p MOS 트랜지스터의 소스/드레인 정션 구조를 DDD 구조로 형성하기 위해서 도입된다.
제1P-불순물층(430)은 보론(B) 이온으로 주입된 보론 불순물층으로 형성될 수 있다. 이때, 이온 주입은 대략 90KeV의 에너지로 수행되며, 제1P-불순물층(430)은 대략 기판(100) 표면으로부터 대략 0.5㎛ 깊이에 다다르게 형성될 수 있다.
이러한 제1P-불순물층(430)을 위한 P형 불순물을 주입하는 제2이온 주입은 실질적으로 고전압 p MOS 트랜지스터를 위한 제2게이트(330) 주위의 반도체 기판(100) 영역, 즉, 고전압 p MOS 영역(103)을 여는 제2이온 주입 마스크(550)를 이용하여 선택적으로 이온 주입한다. 이때, 고전압 n MOS 영역(105)에 속한 제3소자 분리 영역(155)에 이러한 P형 불순물이 동시에 주입되도록 한다.
예컨대, 제2이온 주입 마스크(550)가 고전압 p MOS 영역(103) 뿐만 아니라 제3소자 분리 영역(155) 또한 선택적으로 열도록 형성된다. 이러한 제2이온 주입 마스크(550)는 포토레지스트 패턴으로 구성될 수 있다. 이때, 고전압 p MOS 영역(103)에 속하는 감소된 두께를 가지는 제2소자 분리 영역(153)은 P형 불순물이 그 아래에 주입되지 않게 제2이온 주입 마스크(550)에 의해 가려지는 것이 바람직하다.
이에 따라, 제2이온 주입에 의해서 제3소자 분리 영역(155) 아래에 제2P-불순물층(431)이 형성되게 된다. 제3소자 분리 영역(155) 아래는 P-웰이 도입된 상태 인데, 제2이온 주입에 의해서 주입되는 P형 불순물에 의해서 제2P-불순물층(431)은 P-웰에 비해 높은 불순물 농도를 가지게 된다. 따라서, 이러한 제2P-불순물층(431)의 도입에 의해서 제3소자 분리 영역(155)의 소자 분리 특성 또는 절연 특성은 강화되게 된다.
제2P-불순물층(431)을 형성하는 P형 불순물은 제2이온 주입에 의해서 제3소주 분리 영역(155)을 투과한 것이므로, 제2P-불순물층(410)에 비해 얕은 깊이에 위치하게 된다.
이와 같이 고전압 영역(103, 105)의 소자 분리 영역들(153, 155)의 아래에 소자 분리 영역들(153, 155) 아래의 웰의 도전형 종류와 반대되는 불순물층(411, 431)을 도입함으로써, 이러한 소자 분리 영역들(153, 155)의 불순물층들(411, 431)이 트랜지스터의 소스/드레인 정션 영역들에서 발생되는 전하 캐리어(charge carrier)들의 이동을 막는 장벽으로 역할하게 된다. 따라서, 소자 분리 영역들(153, 155)의 소자 분리 특성이 강화되게 된다. 따라서, 로코스와 같이 상대적으로 얇은 두께로 형성되는 소자 분리 영역을 도입하더라도, 소자 분리 특성을 경제적으로 그리고 상당한 간편한 방법으로 크게 향상시킬 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 저전압 영역(101)의 제1게이트(310)에 인근하는 반도체 기판(100)의 활성 영역에 선택적으로 N형 불순물을 제3이온 주입하여 소스/드레인 영역으로서의 제3불순물 영역(450)을 형성한다.
이후에, 고전압 n MOS 트랜지스터의 소스/드레인 정션 구조를 DDD 구조로 형성하기 위해서, 제1N-불순물층(410)에 내포되게 N+불순물층(415)을 형성한다. 예컨대, 별도의 이온 주입 마스크 등을 이용하여 아세닉(As) 이온 등을 선택적으로 이온 주입하여 제1N-불순물층(410)에 비해 제3게이트(350)에 대해 상대적으로 더 멀리 위치하되, 제1N-불순물층(410)에 내포되어 실질적으로 소스/드레인 영역으로 작용하는 N+불순물층(415)을 형성한다. 이에 따라, 소스/드레인 영역의 정션 구조는 DDD 또는 MLDD 구조로 형성되게 된다.
이후에, 고전압 p MOS 트랜지스터의 소스/드레인 정션 구조를 DDD 구조로 형성하기 위해서, 제1P-불순물층(430)에 내포되게 P+불순물층(435)을 형성한다. 예컨대, 별도의 이온 주입 마스크 등을 이용하여 보론 플루오라이드(BF) 이온 등을 선택적으로 이온 주입하여 제1P-불순물층(430)에 비해 제2게이트(330)에 대해 상대적으로 더 멀리 위치하되, 제1P-불순물층(430)에 내포되어 실질적으로 소스/드레인 영역으로 작용하는 P+불순물층(435)을 형성한다. 이에 따라, 소스/드레인 영역의 정션 구조는 DDD 또는 MLDD 구조로 형성되게 된다.
이와 같이 일련되는 이온 주입 과정들은 필요에 따라 그 순서가 달라질 수도 있다. 그럼에도 불구하고, 결과적인 불순물층들의 구조는 고전압 n MOS 트랜지스터 의 소스/드레인 정션 구조를 DDD 구조로 형성하는 제1N-불순물층(410)/N+불순물층(415)에 인근하는 제3소자 분리 영역(155) 아래에는 반대 도전형의 불순물층인 제2P-불순물층(431)이 도입되어, 제3소자 분리 영역(155)의 소자 분리 특성 또는/ 및 절연 특성을 강화한다.
마찬가지로, 고전압 p MOS 트랜지스터의 소스/드레인 정션 구조를 DDD 구조로 형성하는 제1P-불순물층(430)/P+불순물층(435)에 인근하는 제2소자 분리 영역(153) 아래에는 반대 도전형의 불순물층인 제2N-불순물층(411)이 도입되어, 제2소자 분리 영역(153)의 소자 분리 특성 또는/ 및 절연 특성을 강화한다.
이제까지 설명한 본 발명은 여러 관점들로 제시될 수 있다. 예를 들어, 본 발명이 다른 일 관점은, 서로 다른 도전형의 두 웰(well) 영역들을 포함하고 고전압 트랜지스터들이 형성될 고전압 영역 및 저전압 트랜지스터들이 형성될 저전압 영역을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계, 상기 소자 분리 영역에 인접하는 상기 반도체 기판 부분에 상대적으로 두꺼운 두께의 제1게이트 유전막을 형성하는 단계, 상기 제1게이트 유전막의 상기 저전압 영역 부분을 선택적으로 식각 제거하고 동시에 상기 웰 영역들 중 어느 하나인 제1웰 영역에 속한 소자 분리 영역을 선택적으로 식각하여 두께를 감소시키는 식각 단계, 상기 제1게이트 유전막 부분이 제거된 상기 저전압 영역 상에 상대적으로 얇은 두께의 제2게이트 유전막을 형성하는 단계, 상기 웰 영역들 중 다른 하나인 제2웰 영역에 고전압 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제2웰 영역과 반대 도전형의 불순물을 상기 제2웰 영역에 선택적으로 이온 주입하는 단계, 및 상기 이온 주입 단계에서 상기 불순물을 상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 감소된 소자 분리 영역을 강화하기 위한 불순물층을 함께 형성하는 단계를 포함하는 소자 분리 방법으로 제시될 수 있다.
상기 이온 주입 단계는 상기 고전압 트랜지스터의 소스/드레인 정션 영역이 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하여 형성될 때 상기 제1층을 형성하기 위한 이온 주입 단계일 수 있다.
상기 식각 단계는 상기 제2웰 영역에 속한 제2소자 분리 영역을 선택적으로 식각하여 상기 제2소자 분리 영역의 두께도 함께 감소되게 수행되고, 상기 제1웰 영역에 다른 고전압 제2트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제1웰 영역과 반대 도전형의 제2불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 제2이온 주입 단계, 및 상기 제2이온 주입 단계에서 상기 제2불순물을 상기 제2웰 영역에 속한 제2소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 제2소자 분리 영역을 강화하기 위한 제2불순물층을 함께 형성하는 단계가 더 수행될 수 있다.
상기 제2이온 주입 단계는 상기 제2트랜지스터의 소스/드레인 영역이 제4층 및 상기 제4층을 감싸되 상대적으로 낮은 농도의 제3층의 이중층 구조를 포함하여 형성될 때 상기 제3층을 형성하기 위한 이온 주입 단계일 수 있다.
또한, 본 발명의 일 관점은, 서로 다른 도전형의 두 웰(well) 영역들을 포 함하고 고전압 트랜지스터들이 형성될 고전압 영역을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계, 상기 고전압 영역의 소자 분리 영역의 두께를 감소시키기 위해 상기 소자 분리 영역을 선택적으로 식각하는 단계, 상기 웰 영역들 중 어느 하나인 제1웰 영역에 고전압 트랜지스터의 소스/드레인 영역의 저농도 불순물층을 형성하기 위해, 상기 제1웰 영역을 열고 상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 상기 감소된 두께의 소자 분리 영역을 함께 여는 이온 주입 마스크를 이용하여, 상기 제1웰 영역과 반대 도전형의 불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 단계, 및 상기 제2웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 상기 불순물을 상기 이온 주입 마스크를 이용하는 상기 이온 주입 단계에서 동시에 이온 주입하여 상기 감소된 소자 분리 영역을 강화하기 위한 불순물층을 형성하는 단계를 포함하여 구성되는 소자 분리 방법으로 제시될 수 있다.
이때, 상기 소자 분리 방법은, 상기 제2웰 영역에 다른 고전압 제2트랜지스터의 소스/드레인 영역의 저농도 불순물층을 형성하기 위해, 상기 제2웰 영역을 열고 상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역을 함께 여는 제2이온 주입 마스크를 이용하여, 상기 제2웰 영역과 반대 도전형의 제2불순물을 상기 제2웰 영역에 선택적으로 제2이온 주입하는 단계, 및 상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 상기 제2불순물을 상기 제2이온 주입 마스크를 이용하는 상기 제2이온 주입 단계에서 동시에 이온 주입하여 상기 제1웰 영역에 속한 감소된 소자 분리 영역을 강화하기 위한 제2불순물층을 형성하는 단계를 더 포함하여 구성될 수 있다.
또한, 본 발명의 일 관점은, 반도체 기판에 형성된 소자 분리 영역, 및 상기 소자 분리 영역 아래에 도입된 상기 소자 분리 영역 인근의 상기 반도체 기판에 트랜지스터의 소스/드레인 영역으로 형성될 불순물층과 반대 도전형의 불순물층을 포함하는 소자 분리 구조로 제시될 수 있다.
또한, 본 발명의 일 관점은, 서로 다른 도전형의 두 웰(well) 영역들을 포함하는 반도체 기판에 형성된 소자 분리 영역, 상기 웰 영역들 중 어느 하나인 제1웰 영역에 상기 제1웰 영역과 반대 도전형의 불순물로 형성된 트랜지스터의 소스/드레인 영역, 및 상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 소자 분리 영역 아래에 상기 불순물과 대등한 불순물로 형성된 소자 분리 강화를 위한 불순물층을 포함하는 소자 분리 구조로 제시될 수 있다.
이때, 상기 트랜지스터의 소스/드레인 영역은 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하고 상기 불순물층을 위한 상기 불순물은 상기 제1층을 위한 불순물과 대등한 것일 수 있다.
또한, 상기 소자 분리 구조는, 상기 제2웰 영역에 상기 제2웰 영역과 반대 도전형의 제2불순물로 형성된 다른 제2트랜지스터의 소스/드레인 영역, 상기 제1웰 영역에 속한 다른 제2소자 분리 영역 아래에 상기 제2불순물과 대등한 제2불순물로 형성된 소자 분리 강화를 위한 제2불순물층을 더 포함하게 제시될 수 있다.
상술한 본 발명에 따르면, 고의적으로 소자 분리 영역 아래에 인근하는 트랜 지스터의 소스/드레인 영역의 도전형과 반대 도전형의 불순물층을 형성하여, 소자 분리 영역의 소자 분리 특성 또는/ 및 절연 특성을 강화시킬 수 있다.
또한, 이러한 소자 분리 영역 아래에 불순물층을 형성할 때, 요구되는 이온 주입 과정은 간단한 이온 주입 마스크의 디자인(design) 변경으로, 논리 소자를 포함하는 반도체 소자에 수반되는 고전압 CMOS 트랜지스터의 소스/드레인 정션 영역을 위한 이온 주입 과정으로 수행될 수 있다.
예를 들어, 소스/드레인 정션 영역을 DDD 구조 또는 MLDD 구조 등으로 형성할 때, DDD 이온 주입 등과 같이 실질적인 소스/드레인 영역을 감싸게 상대적으로 낮은 농도로 형성되는 불순물층을 위한 이온 주입에서, 소자 분리를 강화하는 불순물층이 함께 형성될 수 있다. 이에 따라, 소자 분리를 강화하는 불순물층을 위한 별도 추가 마스크나 추가 이온 주입 공정 단계의 도입이 생략될 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (16)

  1. 서로 다른 도전형의 두 웰(well) 영역들을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계;
    상기 웰 영역들 중 어느 하나인 제1웰 영역에 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제1웰 영역과 반대 도전형의 불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 단계; 및
    상기 이온 주입 단계에서 상기 불순물을 상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 소자 분리 영역을 강화하기 위한 불순물층을 함께 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 방법.
  2. 제1항에 있어서,
    상기 소자 분리 영역은 로코스(LOCOS) 소자 분리로 형성되는 것을 특징으로 하는 소자 분리 방법.
  3. 제1항에 있어서, 상기 이온 주입 단계는
    상기 트랜지스터의 소스/드레인 정션 영역이 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하여 형성될 때
    상기 제1층을 형성하기 위한 이온 주입 단계인 것을 특징으로 하는 소자 분리 방법.
  4. 제3항에 있어서,
    상기 이온 주입 단계를 수행하기 이전에 이온 투과를 위해 상기 제2웰 영역에 속한 소자 분리 영역의 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 방법.
  5. 제1항에 있어서,
    상기 제2웰 영역에 다른 제2트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제2웰 영역과 반대 도전형의 제2불순물을 상기 제2웰 영역에 선택적으로 이온 주입하는 제2이온 주입 단계; 및
    상기 제2이온 주입 단계에서 상기 제2불순물을 상기 제1웰 영역에 속한 제2소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 제2소자 분리 영역을 강화하기 위한 제2불순물층을 함께 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 방법.
  6. 제5항에 있어서, 상기 제2이온 주입 단계는
    상기 제2트랜지스터의 소스/드레인 영역이 제4층 및 상기 제4층을 감싸되 상대적으로 낮은 농도의 제3층의 이중층 구조를 포함하여 형성될 때 상기 제3층을 형성하기 위한 이온 주입 단계인 것을 특징으로 하는 소자 분리 방법.
  7. 제6항에 있어서,
    상기 제2이온 주입 단계를 수행하기 이전에 이온 투과를 위해 상기 제1웰 영역에 속한 상기 제2소자 분리 영역의 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 방법.
  8. 서로 다른 도전형의 두 웰(well) 영역들을 포함하고 고전압 트랜지스터들이 형성될 고전압 영역 및 저전압 트랜지스터들이 형성될 저전압 영역을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계;
    상기 소자 분리 영역에 인접하는 상기 반도체 기판 부분에 상대적으로 두꺼운 두께의 제1게이트 유전막을 형성하는 단계;
    상기 제1게이트 유전막의 상기 저전압 영역 부분을 선택적으로 식각 제거하고 동시에 상기 웰 영역들 중 어느 하나인 제1웰 영역에 속한 소자 분리 영역을 선택적으로 식각하여 두께를 감소시키는 식각 단계;
    상기 제1게이트 유전막 부분이 제거된 상기 저전압 영역 상에 상대적으로 얇은 두께의 제2게이트 유전막을 형성하는 단계;
    상기 웰 영역들 중 다른 하나인 제2웰 영역에 고전압 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제2웰 영역과 반대 도전형의 불순물을 상기 제2웰 영역에 선택적으로 이온 주입하는 단계; 및
    상기 이온 주입 단계에서 상기 불순물을 상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 감소된 소자 분리 영역을 강화하기 위한 불순물층을 함께 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 방법.
  9. 제8항에 있어서, 상기 이온 주입 단계는
    상기 고전압 트랜지스터의 소스/드레인 정션 영역이 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하여 형성될 때 상기 제1층을 형성하기 위한 이온 주입 단계인 것을 특징으로 하는 소자 분리 방법.
  10. 제8항에 있어서,
    상기 식각 단계는 상기 제2웰 영역에 속한 제2소자 분리 영역을 선택적으로 식각하여 상기 제2소자 분리 영역의 두께도 함께 감소되게 수행되고,
    상기 제1웰 영역에 다른 고전압 제2트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 제1웰 영역과 반대 도전형의 제2불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 제2이온 주입 단계; 및
    상기 제2이온 주입 단계에서 상기 제2불순물을 상기 제2웰 영역에 속한 제2소자 분리 영역 아래로 선택적으로 이온 주입하여 상기 제2소자 분리 영역을 강화하기 위한 제2불순물층을 함께 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 방법.
  11. 제10항에 있어서, 상기 제2이온 주입 단계는
    상기 제2트랜지스터의 소스/드레인 영역이 제4층 및 상기 제4층을 감싸되 상대적으로 낮은 농도의 제3층의 이중층 구조를 포함하여 형성될 때 상기 제3층을 형성하기 위한 이온 주입 단계인 것을 특징으로 하는 소자 분리 방법.
  12. 서로 다른 도전형의 두 웰(well) 영역들을 포함하고 고전압 트랜지스터들이 형성될 고전압 영역을 포함하는 반도체 기판에 소자 분리 영역을 형성하는 단계;
    상기 고전압 영역의 소자 분리 영역의 두께를 감소시키기 위해 상기 소자 분리 영역을 선택적으로 식각하는 단계;
    상기 웰 영역들 중 어느 하나인 제1웰 영역에 고전압 트랜지스터의 소스/드레인 영역의 저농도 불순물층을 형성하기 위해, 상기 제1웰 영역을 열고 상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 상기 감소된 두께의 소자 분리 영역을 함께 여는 이온 주입 마스크를 이용하여, 상기 제1웰 영역과 반대 도전형의 불순물을 상기 제1웰 영역에 선택적으로 이온 주입하는 단계; 및
    상기 제2웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 상기 불순물을 상기 이온 주입 마스크를 이용하는 상기 이온 주입 단계에서 동시에 이온 주입하여 상기 감소된 소자 분리 영역을 강화하기 위한 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 방법.
  13. 제12항에 있어서,
    상기 제2웰 영역에 다른 고전압 제2트랜지스터의 소스/드레인 영역의 저농도 불순물층을 형성하기 위해, 상기 제2웰 영역을 열고 상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역을 함께 여는 제2이온 주입 마스크를 이용하여, 상기 제2웰 영역과 반대 도전형의 제2불순물을 상기 제2웰 영역에 선택적으로 제2이온 주입하는 단계; 및
    상기 제1웰 영역에 속한 상기 감소된 두께의 소자 분리 영역 아래로 상기 제 2불순물을 상기 제2이온 주입 마스크를 이용하는 상기 제2이온 주입 단계에서 동시에 이온 주입하여 상기 제1웰 영역에 속한 감소된 소자 분리 영역을 강화하기 위한 제2불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 방법.
  14. 서로 다른 도전형의 두 웰(well) 영역들을 포함하는 반도체 기판에 형성된 소자 분리 영역;
    상기 웰 영역들 중 어느 하나인 제1웰 영역에 상기 제1웰 영역과 반대 도전형의 불순물로 형성된 트랜지스터의 소스/드레인 영역; 및
    상기 웰 영역들 중 다른 하나인 제2웰 영역에 속한 소자 분리 영역 아래에 상기 불순물과 대등한 불순물로 형성된 소자 분리 강화를 위한 불순물층을 포함하는 것을 특징으로 하는 소자 분리 구조.
  15. 제14항에 있어서,
    상기 트랜지스터의 소스/드레인 영역은 제2층 및 상기 제2층을 감싸되 상대적으로 낮은 농도의 제1층의 이중층 구조를 포함하고
    상기 불순물층을 위한 상기 불순물은 상기 제1층을 위한 불순물과 대등한 것을 특징으로 하는 소자 분리 구조.
  16. 제14항에 있어서,
    상기 제2웰 영역에 상기 제2웰 영역과 반대 도전형의 제2불순물로 형성된 다 른 제2트랜지스터의 소스/드레인 영역; 및
    상기 제1웰 영역에 속한 다른 제2소자 분리 영역 아래에 상기 제2불순물과 대등한 제2불순물로 형성된 소자 분리 강화를 위한 제2불순물층을 더 포함하는 것을 특징으로 하는 소자 분리 구조.
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* Cited by examiner, † Cited by third party
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KR100799020B1 (ko) * 2006-06-30 2008-01-28 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법

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