CN118215291A - 半导体器件以及包括半导体器件的数据存储系统 - Google Patents

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Abstract

本公开提供了半导体器件以及包括半导体器件的数据存储系统。一种半导体器件包括与第二半导体结构重叠的第一半导体结构，第二半导体结构具有第一区域和第二区域并包括：板层；栅电极，在第一方向上彼此间隔开；沟道结构，穿过栅电极；栅极分隔区，在第二方向上延伸；第一和第二上隔离区，将上栅电极分成在相邻的栅极分隔区之间的第一、第二和第三子栅电极；以及接触插塞，在第一方向上延伸，第一和第二上隔离区中的每个具有在第三方向上延伸的区域，第一子栅电极具有第一焊盘区和第二焊盘区，该第一焊盘区在第四方向上具有第一宽度，该第二焊盘区在第四方向上具有比第一宽度窄的第二宽度，第一子栅电极连接到接触插塞中的一个。

Description

半导体器件以及包括半导体器件的数据存储系统
技术领域
本公开涉及一种半导体器件以及包括该半导体器件的数据存储系统。
背景技术
在需要数据存储的电子系统中，对能够存储大量数据的半导体器件的需求日益增长。因此，研究已经集中在开发增加半导体器件的数据存储容量的方法。例如，与二维排列相反，一种方案涉及具有三维排列的存储单元的半导体器件。这种方案能够在半导体器件内实现更高的数据存储容量。
发明内容
本公开的一实施方式提供一种具有提高的大规模生产率的半导体器件。
本公开的另一实施方式提供一种数据存储系统，其包括具有提高的大规模生产率的半导体器件。
根据本公开的一实施方式，提供一种半导体器件，该半导体器件包括：第一半导体结构，包括基板、在基板上的电路元件以及连接到电路元件的电路互连线；和在第一半导体结构上的第二半导体结构，第二半导体结构具有第一区域和第二区域，其中第二半导体结构包括：板层；栅电极，在垂直于板层的上表面的第一方向上堆叠在板层上并彼此间隔开，栅电极包括依次堆叠的下栅电极、存储栅电极和上栅电极，栅电极在第二区域中具有在垂直于第一方向的第二方向上延伸至不同长度的焊盘区，使得焊盘区的上表面被暴露；沟道结构，在第一区域中，沟道结构穿过栅电极、在第一方向上延伸并且每个包括沟道层；栅极分隔区，在第一区域和第二区域中，栅极分隔区穿过栅电极并在第二方向上延伸；在存储栅电极上的第一上隔离区和第二上隔离区，第一上隔离区和第二上隔离区将上栅电极分成在相邻的栅极分隔区之间的第一子栅电极、第二子栅电极和第三子栅电极，并在第二方向上延伸；以及接触插塞，在第二区域中，接触插塞在第一方向上延伸穿过栅电极的焊盘区，并且连接到电路互连线的部分，第一上隔离区和第二上隔离区中的每个具有在与第二方向相交的第三方向上延伸的区域，第一子栅电极具有第一焊盘区和第二焊盘区，该第一焊盘区在垂直于第二方向的第四方向上具有第一宽度，该第二焊盘区在第四方向上具有比第一宽度窄的第二宽度，第一子栅电极在第一焊盘区中连接到接触插塞中的一个。
根据本公开的一实施方式，提供一种半导体器件，该半导体器件包括：第一半导体结构，包括基板、在基板上的电路元件以及连接到电路元件的电路互连线；和第二半导体结构，在第一半导体结构上并具有第一区域和第二区域，其中第二半导体结构包括：板层；栅电极，在垂直于板层的上表面的第一方向上堆叠在板层上并彼此间隔开，并且在第二区域中具有在垂直于第一方向的第二方向上延伸至不同长度的焊盘区，使得焊盘区的上表面被暴露；栅极分隔区，在第一区域和第二区域中、穿过栅电极并在第二方向上延伸；上隔离区，在栅电极的部分上，将栅电极当中的最上面的栅电极分成在相邻的栅极分隔区之间的第一子栅电极和第二子栅电极，并在第二方向上延伸；以及接触插塞，在第二区域中，在第一方向上延伸穿过栅电极并且连接到电路互连线的部分，上隔离区具有在与第二方向交叉的第三方向上延伸的区域，第一子栅电极具有拥有不同尺寸的第一焊盘区和第二焊盘区，第二子栅电极具有拥有不同尺寸的第三焊盘区和第四焊盘区，第一子栅电极在第一焊盘区中连接到接触插塞中的一个，第二子栅电极在第四焊盘区中连接到接触插塞中的一个。
根据本公开的一实施方式，提供一种数据存储系统，该数据存储系统包括：半导体存储器件，包括包含电路元件的第一半导体结构、包含沟道结构并具有第一区域和第二区域的第二半导体结构以及电连接到电路元件的输入/输出焊盘；和控制器，经由输入/输出焊盘电连接到半导体存储器件并配置为控制半导体存储器件，其中第二半导体结构还包括：栅电极，在第一方向上堆叠并彼此间隔开，栅电极包括依次堆叠的下栅电极、存储栅电极和上栅电极，并在第二区域中具有在垂直于第一方向的第二方向上延伸至不同长度的焊盘区，使得焊盘区的上表面被暴露；栅极分隔区，在第一区域和第二区域中，穿过栅电极并在第二方向上延伸；在存储栅电极上的第一上隔离区和第二上隔离区，将上栅电极分成在相邻的栅极分隔区之间的第一子栅电极、第二子栅电极和第三子栅电极，并在第二方向上延伸；以及接触插塞，在第二区域中，在第一方向上延伸穿过栅电极的焊盘区并且连接到电路互连线的部分，第一上隔离区和第二上隔离区具有在与第二方向相交的第三方向上延伸并在垂直于第二方向的第四方向上彼此对称的区域。
附图说明
从以下结合附图进行的详细描述，本公开的以上和其它的特征将被更清楚地理解，附图中：
图1是根据本公开的示例实施方式的半导体器件的示意平面图；
图2A、图2B和图2C是根据本公开的示例实施方式的半导体器件的示意截面图；
图3A、图3B和图3C是根据本公开的示例实施方式的半导体器件的部分的示意局部放大图；
图4A、图4B和图4C是根据本公开的示例实施方式的半导体器件的示意局部放大图；
图5是根据本公开的示例实施方式的半导体器件的示意平面图；
图6是根据本公开的示例实施方式的半导体器件的示意局部放大图；
图7是根据本公开的示例实施方式的半导体器件的示意截面图；
图8A、图8B、图8C、图8D、图8E、图8F和图8G是示出根据本公开的示例实施方式的制造半导体器件的方法的示意截面图；
图9是示出根据本公开的示例实施方式的包括半导体器件的数据存储系统的示意图；
图10是根据本公开的示例实施方式的包括半导体器件的数据存储系统的示意透视图；以及
图11是根据本公开的示例实施方式的半导体封装的示意截面图。
具体实施方式
在下文中，将在下面参照附图描述本公开的示例实施方式。
图1是根据示例实施方式的半导体器件的示意平面图。
图2A至图2C是根据示例实施方式的半导体器件的示意截面图。图2A至图2C分别示出沿着图1的线I-I'、II-II'和III-III'截取的截面。
图3A至图3C是根据示例实施方式的半导体器件的部分的示意局部放大图。图3A是图1的区域“A”的放大图，图3B是图2A的区域“B”的放大图，图3C是图2B的区域“C”的放大图。
参照图1至图3C，半导体器件100可以包括外围电路区PERI(即包含基板201的第一半导体结构)和存储单元区CELL(即包含板层101的第二半导体结构)。存储单元区CELL可以设置在外围电路区PERI上。相反地，在示例实施方式中，存储单元区CELL可以设置在外围电路区PERI下面。
外围电路区PERI可以包括基板201、在基板201中的杂质区205和元件隔离层210以及设置在基板201上的电路元件220、外围区绝缘层290、电路接触插塞270和电路互连线280。
基板201可以具有在X方向和Y方向上延伸的上表面。在基板201中，有源区可以由元件隔离层210限定。包括杂质的杂质区205可以设置在有源区的一部分中。基板201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。基板201可以提供为体晶片或外延层。
电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。在电路栅电极225的两侧，杂质区205可以作为源极/漏极区设置在基板201内。
在基板201上，外围区绝缘层290可以设置在电路元件220上。外围区绝缘层290可以包括在不同工艺中形成的多个绝缘层。外围区绝缘层290可以由绝缘材料形成。
电路接触插塞270和电路互连线280可以形成电连接到电路元件220和杂质区205的电路互连结构。电路接触插塞270可以具有圆柱形状，电路互连线280可以具有线形形状。电信号可以通过电路接触插塞270和电路互连线280施加到电路元件220。电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，具有线形形状，并可以设置在多个层中。电路接触插塞270和电路互连线280可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)等，并且各个部件还可以包括扩散阻挡物。在示例实施方式中，电路接触插塞270和电路互连线280的层数可以以各种方式改变。
存储单元区CELL可以具有第一区域R1和第二区域R2，并可以包括板层101、彼此交替堆叠在板层101上的栅电极130和层间绝缘层120、设置为在第一区域R1中穿过栅电极130的堆叠结构的沟道结构CH、延伸穿过栅电极130的堆叠结构的第一和第二栅极分隔区(MS1、MS2a和MS2b)、穿过部分栅电极130的上隔离区US以及在第二区域R2中连接到栅电极130的焊盘区130P并垂直延伸的接触插塞170。存储单元区CELL还可以包括在第一区域R1中设置在栅电极130下面的第一水平导电层102和第二水平导电层104、在第二区域R2中与第二水平导电层104一起设置在栅电极130下面的水平绝缘层110、设置为穿过板层101的基板绝缘层121、设置为在第二区域R2中穿过栅电极130的堆叠结构的支撑结构DCH、在沟道结构CH和接触插塞170上的上插塞180、以及覆盖栅电极130的单元区绝缘层190。
在存储单元区CELL中，第一区域R1(其中栅电极130垂直堆叠且设置有沟道结构CH的区域)可以是其中设置有存储单元的区域。第二区域R2(其中栅电极130延伸至不同长度的区域)可以是用于将存储单元电连接到外围电路区PERI的区域。第二区域R2可以在至少一个方向(例如X方向)上设置在第一区域R1的至少一端附近。
板层101可以为板的形式，并可以用作半导体器件100的公共源极线的至少一部分。板层101可以具有在X方向和Y方向上延伸的上表面。板层101可以包括导电材料。例如，板层101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。板层101还可以包括杂质。板层101可以被提供为多晶半导体层(诸如多晶硅层)或外延层。
第一水平导电层102和第二水平导电层104可以设置在板层101的上表面上以依次堆叠在第一区域R1中。第一水平导电层102可以不延伸到第二区域R2，第二水平导电层104可以延伸到第二区域R2。例如，第一水平导电层102可以用作半导体器件100的公共源极线的一部分，并可以例如与板层101一起用作公共源极线。如图3C所示，第一水平导电层102可以在沟道层140的周围直接连接到沟道层140。例如，水平导电层102的侧面可以直接连接到沟道层140。第二水平导电层104可以在第二区域R2的没有设置第一水平导电层102和水平绝缘层110的部分中与板层101接触。
第一水平导电层102和第二水平导电层104可以包括半导体材料，例如多晶硅。在这种情况下，至少第一水平导电层102可以是掺有与板层101的导电类型相同的导电类型杂质的层，第二水平导电层104可以是被掺杂的层或者可以是包括从第一水平导电层102扩散的杂质的层。然而，第二水平导电层104的材料不限于半导体材料，并可以用绝缘层代替。
在第二区域R2的至少一部分中，水平绝缘层110可以设置在板层101上在与第一水平导电层102的水平相同的水平上。水平绝缘层110可以包括交替堆叠在板层101的第二区域R2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100的工艺中在水平绝缘层110的一部分被第一水平导电层102替代之后保留的层。
水平绝缘层110可以包括硅氧化物、硅氮化物、硅碳化物或硅氮氧化物。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
基板绝缘层121可以设置为在第二区域R2的一部分中穿过板层101、水平绝缘层110和第二水平导电层104。基板绝缘层121还可以设置在第一区域R1中，并可以例如设置在其中设置有从存储单元区CELL延伸到外围电路区PERI的贯穿通路的区域中。基板绝缘层121的上表面可以与第二水平导电层104的上表面共面。基板绝缘层121可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅碳化物或硅氮氧化物。
栅电极130可以在板层101上堆叠为彼此垂直地间隔开以与层间绝缘层120一起形成堆叠结构。堆叠结构可以包括垂直堆叠的下堆叠结构和上堆叠结构。然而，在一些示例实施方式中，堆叠结构可以由单个堆叠结构形成。
栅电极130可以包括形成接地选择晶体管的栅极的下栅电极130L、形成多个存储单元的存储栅电极130M以及形成串选择晶体管的栅极的上栅电极130U。形成存储单元的存储栅电极130M的数量可以根据半导体器件100的容量来确定。在一些示例实施方式中，上栅电极130U和下栅电极130L的数量可以是一个至四个或更多个，并且上栅电极130U和下栅电极130L可以具有与存储栅电极130M的结构相同或不同的结构。在示例实施方式中，栅电极130还可以包括设置在上栅电极130U的上部和/或下栅电极130L的下部上的栅电极(未示出)。此栅电极可以是用于利用栅极诱导漏极泄漏(GIDL)现象的擦除操作的擦除晶体管中包括的栅电极。此外，栅电极130(例如存储栅电极130M)的与上栅电极130U或下栅电极130L相邻的部分可以是虚设栅电极。
如图1所示，栅电极130可以通过在第一区域R1和第二区域R2中连续延伸的第一栅极分隔区MS1而在Y方向上彼此隔离。在一对第一栅极分隔区MS1之间的栅电极130可以形成一个存储块，但是存储块的范围不限于此。栅电极130的部分(例如存储栅电极130M)可以每个在一个存储块内形成一层。
栅电极130可以堆叠在第一区域R1和第二区域R2上以彼此垂直地间隔开，并可以从第一区域R1到第二区域R2延伸至不同长度以在第二区域R2的一部分中形成台阶结构，该台阶结构为阶梯(或楼梯)形式。栅电极130也可以设置为在Y方向上具有台阶结构。由于该台阶结构，由于下栅电极130延伸得比上栅电极130长，栅电极130可以每个具有上表面从层间绝缘层120和其它栅电极130向上暴露的区域，这些区域可以被称为焊盘区130P。在每个栅电极130中，焊盘区130P可以是包括栅电极130在X方向上的端部的区域。栅电极130可以在焊盘区130P中分别连接到接触插塞170。栅电极130可以在焊盘区130P中具有增大的厚度。如图3B所示，栅电极130可以延伸以具有第一厚度T1并在焊盘区130P中具有大于第一厚度T1的第二厚度T2。栅电极130的厚度可以在Z方向上测量。
栅电极130可以包括金属材料，例如钨(W)。在一些示例实施方式中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施方式中，栅电极130还可以包括扩散阻挡物。例如，扩散阻挡物可以包括钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
层间绝缘层120可以设置在栅电极130之间。以与栅电极130相同的方式，层间绝缘层120可以在垂直于板层101的上表面的方向上彼此间隔开，并在X方向上延伸。层间绝缘层120可以包括绝缘材料，诸如硅氧化物或硅氮化物。
沟道结构CH可以每个形成一个存储单元串，并可以在第一区域R1中的板层101上彼此间隔开、同时形成行和列。在X-Y平面中，沟道结构CH可以设置为形成格子图案或者在一个方向上具有Z字形。沟道结构CH可以具有柱状形状，并具有随着到板层101的距离的减小而变窄的倾斜侧表面。在沟道结构CH当中，与上隔离区US重叠的沟道结构CH可以是实际上不用作存储单元串的虚设沟道。在一些示例实施方式中，设置在第一区域R1的端部处的沟道结构CH的至少部分也可以是虚设沟道。
沟道结构CH可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。第一沟道结构CH1可以设置在第二沟道结构CH2和基板201之间。沟道结构CH可以具有其中下部的第一沟道结构CH1和上部的第二沟道结构CH2彼此连接的形式，并可以由于连接区域中的宽度差异而具有弯曲部分。然而，在一些示例实施方式中，在Z方向上堆叠的沟道结构的数量可以以各种方式改变。
每个沟道结构CH可以包括设置在沟道孔中的沟道层140、栅极电介质层145、沟道填充绝缘层147和沟道焊盘。如图2B中的区域“C”的放大图所示，沟道层140可以具有围绕内部的沟道填充绝缘层147的环形形状。然而，在一些示例实施方式中，沟道层140可以具有柱状形状，诸如圆柱形形状或棱柱形形状，而没有沟道填充绝缘层147。沟道层140可以连接到在其下面的第一水平导电层102。例如，第一水平导电层102的侧面可以与沟道层140直接接触。沟道层140可以包括半导体材料，诸如多晶硅或单晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷俘获层或浮置栅极导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。在示例实施方式中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
沟道焊盘可以仅设置在上部的第二沟道结构CH2的上端处。沟道焊盘可以包括例如掺杂的多晶硅。
沟道层140、栅极电介质层145和沟道填充绝缘层147可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。相对厚的层间绝缘层120可以设置在第一沟道结构CH1和第二沟道结构CH2之间。然而，在示例实施方式中，每个层间绝缘层120的厚度可以以各种方式改变。
支撑结构DCH可以在第二区域R2中在板层101上彼此间隔开同时形成行和列。如图1所示，支撑结构DCH可以设置为分别围绕接触插塞170。然而，在示例实施方式中，支撑结构DCH的具体布置可以以各种方式改变。支撑结构DCH可以是在半导体器件100内不执行电功能的虚设结构。支撑结构DCH可以具有柱状形状，并可以具有随着到板层101的距离的减小而变窄的倾斜侧表面。支撑结构DCH的端部可以提供在板层101中。
支撑结构DCH可以在X-Y平面中具有圆形形状、椭圆形形状或与其类似的形状。支撑结构DCH的直径或最大宽度可以大于沟道结构CH的直径或最大宽度，但是本公开不限于此。支撑结构DCH可以具有与沟道结构CH的内部结构不同的内部结构。例如，支撑结构DCH可以不包括导电层，支撑结构DCH的每个可以包括由绝缘材料形成的支撑绝缘层107。支撑绝缘层107可以包括例如硅氧化物、硅氮化物或硅氮氧化物。然而，在一些示例实施方式中，支撑结构DCH的至少部分可以具有与沟道结构CH的内部结构相同的内部结构。
第一和第二栅极分隔区(MS1、MS2a和MS2b)可以设置为穿过栅电极130并在X方向上延伸。如图1所示，第一和第二栅极分隔区(MS1、MS2a和MS2b)可以彼此平行。第一和第二栅极分隔区(MS1、MS2a和MS2b)可以穿过堆叠在板层101上的所有栅电极130，并进一步穿过第一水平导电层102和第二水平导电层104以及水平绝缘层110以连接到板层101。第一栅极分隔区MS1可以在X方向上连续地延伸，第二栅极分隔区(MS2a和MS2b)可以仅设置在一对第一栅极分隔区MS1之间的区域中。例如，第二中心栅极分隔区MS2a可以设置在第一区域R1和第二区域R2的与第一区域R1相邻的部分中，第二辅助栅极分隔区MS2b可以仅设置在第二区域R2中。第二辅助栅极分隔区MS2b可以在X方向上间断地延伸。然而，在示例实施方式中，第一和第二栅极分隔区(MS1、MS2a和MS2b)的布置和数量不限于图1所示的那些。
栅极隔离绝缘层105可以设置在第一和第二栅极分隔区(MS1、MS2a和MS2b)的每个中。由于高的高宽比，栅极隔离绝缘层105可以具有宽度朝向板层101减小的形状。栅极隔离绝缘层105可以包括绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物。
如图1所示，上隔离区US可以在第一区域R1中设置在彼此相邻的第一栅极分隔区MS1和第二中心栅极分隔区MS2a之间，并可以延伸到第二区域R2的一部分。每个上隔离区US可以在X方向以及其它方向上延伸。上隔离区US可以在第一区域R1中仅在X方向上延伸，并可以在第二区域R2的与第一区域R1相邻的部分中具有在与X方向交叉的方向上(例如，在Y方向上)延伸的区域。因此，上隔离区US可以具有弯曲部分。上隔离区US可以在第二区域R2中具有从穿过上栅电极130U的焊盘区130P的区域在Y方向上延伸的区域。换句话说，在上栅电极130U的焊盘区130P中，上隔离区US的延伸方向可以改变。例如，在平面图中，上隔离区US可以具有拥有Z字形形状或方形锯齿形状的区域。
上隔离区US可以在第一区域R1中与沟道结构CH的部分重叠，并可以在第二区域R2中与支撑结构DCH的部分重叠。在重叠区域中，上隔离区US可以用沟道结构CH和支撑结构DCH代替，但是本公开不限于此，并可以根据上隔离区US的形成顺序而改变。例如，当最后形成上隔离区US时，上隔离区US可以设置为使沟道结构CH的上部区域和支撑结构DCH的上部区域凹陷。
上隔离区US可以穿过栅电极130当中的部分栅电极130(包括最上面的上栅电极130U)。上隔离区US可以设置在存储栅电极130M上并且不穿过存储栅电极130M。因此，上隔离区US的下端可以位于比存储栅电极130M的最上表面的水平高的水平上。可选地，当存储栅电极130M的部分形成虚设栅电极时，上隔离区US可以穿过存储栅电极130M当中的上虚设栅电极。上隔离区US的下端可以位于彼此垂直相邻的两个栅电极130之间。在上隔离区US下面，存储栅电极130M和下栅电极130L可以在Z方向上与上隔离区US重叠，并可以水平地延伸。例如，上隔离区US可以在Y方向上将总共三个栅电极130彼此隔离。然而，在示例实施方式中，被上隔离区US隔离的栅电极130的数量可以以各种方式改变。
每个上隔离区US可以包括上隔离绝缘层103。上隔离绝缘层103可以包括绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物。
如图3A所示，在本示例实施方式中，两个上隔离区US可以设置于在Y方向上彼此相邻的第一栅极分隔区MS1和第二中心栅极分隔区MS2a之间。因此，在第一栅极分隔区MS1和第二中心栅极分隔区MS2a之间，每个上栅电极130U可以被分成第一子栅电极SG_1、第二子栅电极SG_2和第三子栅电极SG_3。从一个上栅电极130U分开的第一至第三子栅电极SG_1、SG_2和SG_3可以位于同一水平上，并可以在X方向上具有相同的长度。第一至第三子栅电极SG_1、SG_2和SG_3可以在Y方向上彼此间隔开。第一至第三子栅电极SG_1、SG_2和SG_3可以具有不同的形状。
每个上隔离区US可以具有在Y方向上延伸的区域。由于上隔离区US的形状，每个上栅电极130U的焊盘区130P可以具有在尺寸上彼此不同(例如，不同的平面面积)的第一焊盘区PAD1和第二焊盘区PAD2。每个上隔离区US可以具有在第一焊盘区PAD1和第二焊盘区PAD2之间在Y方向上延伸的区域，并且还可以具有从焊盘区130P在X方向上的至少一端在Y方向上延伸的区域。
在下文中，如图3A所示，将基于最上面的上栅电极130U提供更详细的描述。
上栅电极130U的三个第一至第三子栅电极SG_1、SG_2和SG_3中的每个可以包括从第一区域R1依次设置的第一焊盘区PAD1和第二焊盘区PAD2。在第一至第三子栅电极SG_1、SG_2和SG_3中，第一焊盘区PAD1可以设置为在Y方向上彼此并排，第二焊盘区PAD2可以设置为在Y方向上彼此并排。第二子栅电极SG_2的第一焊盘区PAD1和第二焊盘区PAD2可以被称为第三焊盘区和第四焊盘区以将第二子栅电极SG_2的第一焊盘区PAD1和第二焊盘区PAD2与第一子栅电极SG_1的第一焊盘区PAD1和第二焊盘区PAD2区分开。
在第一至第三子栅电极SG_1、SG_2和SG_3的每个中，第一焊盘区PAD1和第二焊盘区PAD2可以具有不同的尺寸。在第一子栅电极SG_1中，第一焊盘区PAD1的尺寸可以大于第二焊盘区PAD2的尺寸。例如，第一焊盘区PAD1和第二焊盘区PAD2在X方向上具有相同的长度，第一焊盘区PAD1可以在Y方向上具有第一宽度W1，第二焊盘区PAD2可以在Y方向上具有比第一宽度W1窄的第二宽度W2。第二宽度W2比第一宽度W1窄，因为第二焊盘区PAD2中的上隔离区US比第一焊盘区PAD1中的上隔离区US更靠近第一栅极分隔区MS1。
在第二子栅电极SG_2中，第一焊盘区PAD1的尺寸可以小于第二焊盘区PAD2的尺寸。例如，第一焊盘区PAD1和第二焊盘区PAD2可以在X方向上具有相同的长度，第一焊盘区PAD1可以在Y方向上具有第三宽度W3，第二焊盘区PAD2可以在Y方向上具有比第三宽度W3宽的第四宽度W4。第四宽度W4可以比第一宽度W1宽，并且第二子栅电极SG_2的第二焊盘区PAD2的尺寸可以大于第一子栅电极SG_1的第一焊盘区PAD1的尺寸，但是本公开不限于此。
两个上隔离区US可以具有在Y方向上彼此对称的形状。因此，如在第一子栅电极SG_1中一样，在第三子栅电极SG_3中，第一焊盘区PAD1的尺寸可以大于第二焊盘区PAD2的尺寸。
第一至第三子栅电极SG_1、SG_2和SG_3中的每个可以在相对大的焊盘区中连接到接触插塞170。第一子栅电极SG_1和第三子栅电极SG_3中的每个可以在第一焊盘区PAD1中连接到接触插塞170，第二子栅电极SG_2可以在第二焊盘区PAD2中连接到接触插塞170。穿过第一至第三子栅电极SG_1、SG_2和SG_3的接触插塞170的至少部分可以在Y方向上彼此不重叠。穿过第一至第三子栅电极SG_1、SG_2和SG_3的接触插塞170可以在X方向上彼此不重叠，但是本公开不限于此。支撑结构DCH可以设置在接触插塞170的周围以穿过第一焊盘区PAD1和第二焊盘区PAD2。例如，支撑结构DCH可以设置在接触插塞170周围。
接触插塞170可以在第二区域R2中连接到最上面的栅电极130的焊盘区130P。接触插塞170可以穿过单元区绝缘层190的至少一部分，并可以连接到栅电极130的被向上暴露的每个焊盘区130P。接触插塞170可以穿过在焊盘区130P下面的栅电极130，并穿过水平绝缘层110、第二水平导电层104和板层101以连接到外围电路区PERI中的电路互连线280。接触插塞170可以通过接触绝缘层160而与在焊盘区130P下面的栅电极130间隔开。接触插塞170可以通过基板绝缘层121而与板层101、水平绝缘层110和第二水平导电层104间隔开。
如图3B所示，每个接触插塞170可以具有从焊盘区130P水平地延伸的形状。接触插塞170可以包括在Z方向上延伸的垂直延伸部170V和从垂直延伸部170V水平地延伸以与栅电极130接触的水平延伸部170H。水平延伸部170H可以沿着垂直延伸部170V的周边设置，并可以延伸为具有从垂直延伸部170V的侧表面到水平延伸部170H的端部的第一尺寸D1。第一尺寸D1可以小于从垂直延伸部170V的侧表面到接触绝缘层160的外表面的第二尺寸D2。接触插塞170可以通过接触绝缘层160而与在焊盘区130P下面的栅电极130(换句话说，没有被电连接的栅电极130)间隔开。更具体地，接触插塞170通过在焊盘区130P下面的接触绝缘层160而与栅电极130分隔开。
接触插塞170可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)及其合金中的至少一种。在一些示例实施方式中，接触插塞170可以包括沿着侧表面和底表面延伸的阻挡层，或者可以在其中具有气隙。
在半导体器件100中，与存储栅电极130M相比，上栅电极130U可以在Y方向上具有相对窄的宽度，因此，可能不容易无缺陷地连接到具有水平延伸部170H的接触插塞170。然而，在根据本示例实施方式的半导体器件100中，由于上隔离区US的形式，上栅电极130U的焊盘区130P可以具有在Y方向上具有不同宽度的区域，如上所述，并可以在上栅电极130U具有相对宽的宽度的区域中连接到接触插塞170。因此，可以简化半导体器件100的互连结构，从而提高大规模生产率和可靠性。
接触绝缘层160可以设置为围绕每个接触插塞170的侧表面。接触绝缘层160可以在每个接触插塞170的周边上在Z方向上彼此间隔开。接触绝缘层160可以设置在与栅电极130的水平基本上相同的水平上。接触绝缘层160可以包括绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物。
上插塞180可以形成电连接到存储单元区CELL中的存储单元的单元互连结构。上插塞180可以连接到沟道结构CH和接触插塞170，并可以电连接到沟道结构CH和栅电极130。上插塞180的形状被示出为插塞形状，但是本公开不限于此，并可以具有线形形状。在示例实施方式中，形成单元互连结构的插塞和互连线的数量可以以各种方式改变。上插塞180可以包括金属，例如钨(W)、铜(Cu)、铝(Al)等。
单元区绝缘层190可以设置为覆盖栅电极130的堆叠结构、接触插塞170、基板绝缘层121等。单元区绝缘层190可以由绝缘材料形成，或者可以由多个绝缘层形成。
图4A至图4C是根据示例实施方式的半导体器件的示意局部放大图。图4A至图4C的每个示出对应于图3A的区域。
参照图4A，在半导体器件100a中，上隔离区USa可以具有在X方向和Y方向之间的方向上延伸的区域。所述方向可以相对于X方向和Y方向倾斜。例如，上隔离区USa的所述方向可以是倾斜的。在示例实施方式中，由所述方向和X方向或Y方向形成的角度可以以各种方式改变。即使在这种情况下，由于上隔离区USa，每个上栅电极130U的焊盘区130P可以具有拥有不同的平面面积的第一焊盘区PAD1和第二焊盘区PAD2。
参照图4B，在半导体器件100b中，上隔离区USb可以仅在第一焊盘区PAD1和第二焊盘区PAD2之间具有在Y方向上延伸的区域。上隔离区USb可以在焊盘区130P在X方向上的端部处不具有在Y方向上延伸的区域。因此，在平面图中，上隔离区USb可以延伸为具有从最上面的上栅电极130U的第二焊盘区PAD2到在其下面的上栅电极130U的直线形状。
参照图4C，在半导体器件100c中，上隔离区USc可以在第一焊盘区PAD1和第二焊盘区PAD2之间具有在Y方向上延伸的区域，还可以在焊盘区130P在X方向上的两端处具有在Y方向上延伸的区域。在本示例实施方式中，上隔离区USc的在焊盘区130P的两端处在Y方向上延伸的区域的长度可以彼此不同。然而，在示例实施方式中，上隔离区USc的区域的相对长度可以以各种方式改变。
图5是根据示例实施方式的半导体器件的示意平面图。
参照图5，在半导体器件100d中，沟道结构CH、第一和第二栅极分隔区(MS1、MS2a和MS2b)以及上隔离区USd的布置可以不同于图1的示例实施方式中的布置。
在本示例实施方式中，一个上隔离区USd可以设置于在Y方向上彼此相邻的第一栅极分隔区MS1和第二中心栅极分隔区MS2a之间。因此，每个上栅电极130U可以在第一栅极分隔区MS1和第二中心栅极分隔区MS2a之间被分成两个子栅电极SG_1和SG_2。此外，在本示例实施方式中，由于上隔离区USd的形式，上栅电极130U的焊盘区130P可以包括具有不同平面面积的焊盘区，并可以在相对大的焊盘区中连接到接触插塞170。换句话说，通过此实施方式可以提供用于与接触插塞170连接的大的焊盘区。
因此，在示例实施方式中，设置在相邻的栅极分隔区(MS1、MS2a和MS2b)之间的上隔离区USd的数量可以以各种方式改变。
图6是根据示例实施方式的半导体器件的示意局部放大图。图6示出对应于图3C的区域。
参照图6，在半导体器件100e中，与图2B的示例实施方式不同，存储单元区CELL可以不包括在板层101上的第一水平导电层102和第二水平导电层104。例如，板层101可以与层间绝缘层120直接接触。此外，沟道结构CHe还可以包括外延层109。
外延层109可以在沟道结构CHe的下端处设置在板层101上，并可以与板层101一起形成源极结构。外延层109可以设置在至少一个下栅电极130L的侧表面上。外延层109可以设置在板层101凹陷的区域中。外延层109的上表面可以高于最下面的下栅电极130L的上表面，并可以低于在最下面的下栅电极130L上面的下栅电极130L的下表面，但是本公开不限于此。外延层109可以通过其上表面连接到沟道层140。栅极绝缘层141可以进一步设置在外延层109和相邻的下栅电极130L之间。
沟道结构CHe的形式也可以应用于其它示例实施方式。
图7是根据示例实施方式的半导体器件的示意截面图。
参照图7，半导体器件100f可以包括使用晶片接合方法彼此接合的第一半导体结构S1和第二半导体结构S2。
对以上参照图1至图3C描述的外围电路区PERI的描述可以适用于第一半导体结构S1。然而，第一半导体结构S1还可以包括作为接合结构的第一接合通路295、第一接合金属层298和第一接合绝缘层299。第一接合通路295可以设置在最上面的电路互连线280的上部上以连接到电路互连线280。第一接合金属层298的至少部分可以连接到在电路互连线280上的第一接合通路295。第一接合金属层298可以连接到第二半导体结构S2的第二接合金属层198。第一接合金属层298可以与第二接合金属层198一起提供根据第一半导体结构S1和第二半导体结构S2之间的接合的电连接路径。第一接合金属层298的部分可以被设置仅用于接合，而不连接到下部的电路互连线280。第一接合通路295和第一接合金属层298可以包括导电材料，诸如铜(Cu)。第一接合绝缘层299可以设置在第一接合金属层298的周边上。第一接合绝缘层299还可以用作第一接合金属层298的扩散阻挡物，并可以包括例如SiN、SiON、SiCN、SiOC、SiOCN和SiO中的至少一种。
除非另外地描述，否则对以上参照图1至图3C描述的存储单元区CELL的描述可以适用于第二半导体结构S2。第二半导体结构S2还可以包括作为单元互连结构的单元互连线185，并且还可以包括作为接合结构的第二接合通路195、第二接合金属层198和第二接合绝缘层199。第二半导体结构S2还可以包括设置在板层101和接触插塞170之间的上绝缘层161以及覆盖板层101的上表面的钝化层106。
单元互连线185可以连接到上插塞180。然而，在示例实施方式中，形成单元互连结构的层的数量以及插塞和互连线的布置可以以各种方式改变。单元互连线185可以由导电材料形成，并可以包括例如钨(W)、铝(Al)和铜(Cu)中的至少一种。
第二接合通路195和第二接合金属层198可以设置在最下面的单元互连线185下面。第二接合通路195可以连接单元互连线185和第二接合金属层198，第二接合金属层198接合到第一半导体结构S1的第一接合金属层298。换句话说，第二接合金属层198和第一接合金属层298彼此直接联接。第二接合绝缘层199可以接合并连接到第一半导体结构S1的第一接合绝缘层299。换句话说，第二接合绝缘层199和第一接合绝缘层299彼此直接联接。第二接合通路195和第二接合金属层198可以包括导电材料，诸如铜(Cu)。第二接合绝缘层199可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一半导体结构S1和第二半导体结构S2可以通过在第一接合金属层298和第二接合金属层198之间的接合以及在第一接合绝缘层299和第二接合绝缘层199之间的接合而彼此接合。在第一接合金属层298和第二接合金属层198之间的接合可以是例如铜(Cu)到铜(Cu)接合。在第一接合绝缘层299和第二接合绝缘层199之间的接合可以例如是电介质到电介质接合，诸如SiCN到SiCN接合。第一半导体结构S1和第二半导体结构S2可以通过包括铜(Cu)到铜(Cu)接合和电介质到电介质接合的混合接合而彼此接合。
图8A至图8G是根据示例实施方式的制造半导体器件的方法的示意截面图。图8A至图8G的每个示出对应于图2A的截面。
参照图8A，形成外围电路区PERI的电路元件220、电路互连结构和外围区绝缘层290可以形成在基板201上。
首先，可以在基板201中形成元件隔离层210，并可以在基板201上依次形成电路栅极电介质层222和电路栅电极225。元件隔离层210可以通过例如浅沟槽隔离(STI)工艺形成。电路栅极电介质层222和电路栅电极225可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成。电路栅极电介质层222可以由硅氧化物形成，电路栅电极225可以由多晶硅和金属硅化物层中的至少一种形成，但是本公开不限于此。随后，间隔物层224和杂质区205可以形成在电路栅极电介质层222的两个侧壁和电路栅电极225的两个侧壁上。在一些示例实施方式中，间隔物层224可以包括多个层。随后，杂质区205可以通过执行离子注入工艺来形成。
电路互连结构的电路接触插塞270可以通过形成外围区绝缘层290的一部分、蚀刻并去除外围区绝缘层290的部分以及用导电材料填充外围区绝缘层290的被去除部分来形成。电路互连线280可以通过例如沉积导电材料、然后图案化所沉积的导电材料来形成。
外围区绝缘层290可以包括多个绝缘层。外围区绝缘层290可以是在形成电路互连结构的相应操作中使用的部分。结果，可以形成外围电路区PERI。
参照图8B，可以在外围电路区PERI上形成存储单元区CELL的板层101、水平绝缘层110、第二水平导电层104和基板绝缘层121，并且可以通过交替堆叠牺牲绝缘层118和层间绝缘层120形成堆叠结构。
板层101可以形成在外围区绝缘层290上。板层101可以由例如多晶硅形成，并可以通过CVD工艺形成。形成板层101的多晶硅可以包含杂质。
形成水平绝缘层110的第一水平绝缘层111和第二水平绝缘层112可以交替堆叠在板层101上。水平绝缘层110的一部分可以通过后续工艺用图2B的第一水平导电层102代替。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与随后的牺牲绝缘层118的材料相同的材料形成。在一些区域(例如第二区域R2)中，水平绝缘层110的一部分可以通过图案化工艺去除。
第二水平导电层104可以形成在水平绝缘层110上，并可以在去除了水平绝缘层110的区域中与板层101接触。
基板绝缘层121可以形成为在一些区域中穿过板层101，所述一些区域包括其中将设置接触插塞170(见图2A)的区域。基板绝缘层121可以通过去除板层101的部分、水平绝缘层110的部分和第二水平导电层104的部分、然后用绝缘材料填充被去除的部分来形成。在填充绝缘材料之后，可以使用化学机械抛光(CMP)工艺进一步执行平坦化工艺。因此，基板绝缘层121的上表面和第二水平导电层104的上表面可以基本上彼此共面。
牺牲绝缘层118的至少部分可以通过后续工艺用栅电极130(见图2A)替代。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并可以由在特定蚀刻条件下可用相对于层间绝缘层120的蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲绝缘层118可以由从硅、硅氧化物、硅碳化物和硅氮化物当中选择的与层间绝缘层120的材料不同的材料形成。在示例实施方式中，层间绝缘层120可以不都具有相同的厚度。随后，在第二区域R2中，可以使用掩模层重复执行用于牺牲绝缘层118的光刻工艺和蚀刻工艺，使得上部的牺牲绝缘层118延伸得比下部的牺牲绝缘层118短。因此，牺牲绝缘层118可以以预定单位形成阶梯形台阶结构。换句话说，牺牲绝缘层118可以形成阶梯形状。额外的牺牲绝缘材料可以进一步形成在台阶结构上，使得每个区域中的最上面的牺牲绝缘层118可以具有相对厚的厚度。
包括牺牲绝缘层118和层间绝缘层120的堆叠结构可以包括上堆叠结构和下堆叠结构。在形成下堆叠结构并且部分地形成单元区绝缘层190之后，可以形成上堆叠结构。单元区绝缘层190可以覆盖由牺牲绝缘层118形成的阶梯形台阶结构。分别穿过下堆叠结构和上堆叠结构的垂直牺牲层可以形成在其中形成沟道结构CH(见图2B)的区域中。在一些示例实施方式中，垂直牺牲层也可以形成在其中形成图2A的支撑结构DCH和/或接触插塞170的区域中。
参照图8C，可以形成上隔离区US。
上隔离区US可以通过从最上部去除预定数量的牺牲绝缘层118和层间绝缘层120的部分、然后沉积绝缘材料并形成上隔离绝缘层103来形成。例如，上隔离区US可以形成为穿过对应于上栅电极130U的牺牲绝缘层118(见图2A)。上隔离区US的下端可以位于比对应于最上面的存储栅电极130M的牺牲绝缘层118的上表面的水平更高的水平上。
如以上参照图1所述，上隔离区US可以形成为包括在X方向上延伸的区域和在与X方向相交的至少一个方向上延伸的区域。上隔离区US可以主要具有在X方向上延伸的形状，但是本公开不限于此。
参照图8D，可以在第二区域R2中形成支撑结构DCH。
支撑结构DCH可以通过使用掩模层各向异性蚀刻牺牲绝缘层118和层间绝缘层120以形成支撑孔、然后填充支撑孔来形成。在一些示例实施方式中，当在对应于支撑结构DCH的区域中形成垂直牺牲层时，支撑孔可以通过去除垂直牺牲层来形成。支撑孔可以形成为使板层101的一部分凹陷。换句话说，支撑孔可以在板层101中形成凹陷。支撑结构DCH可以通过在支撑孔中沉积绝缘材料以形成支撑绝缘层107来形成。
可以在第一区域R1中形成沟道结构CH(见图2B)。沟道结构CH可以通过去除以上参照图8B描述的垂直牺牲层以形成沟道孔、然后依次形成如图3C所示的栅极电介质层145、沟道层140、沟道填充绝缘层147和沟道焊盘来形成。沟道结构CH可以在形成支撑结构DCH之前或在形成支撑结构DCH之后形成。
参照图8E，可以形成初始接触绝缘层160p和垂直牺牲层119。
首先，可以使用掩模层在其中形成接触插塞170(见图2A)的区域中形成接触孔。在一些示例实施方式中，当在对应于接触插塞170的区域中形成垂直牺牲层时，可以通过去除垂直牺牲层来形成接触孔。随后，可以去除牺牲绝缘层118的经由接触孔暴露的部分。牺牲绝缘层118可以在接触孔的周边上被去除至预定长度以形成隧道部分。隧道部分可以形成为在最上面的牺牲绝缘层118中具有相对短的长度，并可以形成为在其下面的牺牲绝缘层118中具有相对长的长度。
可以在接触孔和隧道部分中沉积绝缘材料以形成初始接触绝缘层160p。初始接触绝缘层160p可以形成在接触孔的侧壁上，并可以填充隧道部分。在最上面的牺牲绝缘层118中，初始接触绝缘层160p可以不完全填充隧道部分。
垂直牺牲层119可以形成在初始接触绝缘层160p上以填充接触孔和最上面的隧道部分。垂直牺牲层119可以包括与初始接触绝缘层160p的材料不同的材料，并可以包括例如多晶硅。
参照图8F，在去除牺牲绝缘层118之后，可以形成栅电极130。
首先，穿过牺牲绝缘层118和层间绝缘层120以延伸到板层101的开口可以形成在第一和第二栅极分隔区(MS1、MS2a和MS2b)(见图1)的位置。随后，可以执行回蚀刻工艺，同时在开口中形成牺牲间隔物层，使得在第一区域R1中，可以选择性地去除水平绝缘层110，并且也可以一起去除暴露的栅极电介质层145的一部分。在通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以去除开口中的牺牲间隔物层。在第一区域R1中，第一水平导电层102可以通过本工艺形成。
随后，可以使用例如湿蚀刻相对于层间绝缘层120、第二水平导电层104和初始接触绝缘层160p选择性地形成牺牲绝缘层118。可以通过在从其去除了牺牲绝缘层118的区域中沉积导电材料来形成栅电极130。导电材料可以包括金属、多晶硅或金属硅化物材料。在一些示例实施方式中，可以在形成栅电极130之前形成栅极电介质层145的一部分。在形成栅电极130之后，可以在第一和第二栅极分隔区(MS1、MS2a和MS2b)中形成的开口中形成栅极隔离绝缘层105(见图2B)。在一些实施方式中，可以在形成栅电极130之后形成上隔离区US。
参照图8G，可以去除接触孔中的垂直牺牲层119，并且可以形成接触插塞170。
垂直牺牲层119可以相对于层间绝缘层120和栅电极130被选择性地去除。在去除垂直牺牲层119之后，暴露的初始接触绝缘层160p的部分也可以被去除。在这种情况下，初始接触绝缘层160p可以在焊盘区130P中被完全去除，并可以保留在焊盘区130P下面以形成接触绝缘层160。在焊盘区130P中，当栅极电介质层145在去除初始接触绝缘层160p之后被暴露时，也可以去除栅极电介质层145以暴露栅电极130的侧表面。
接触插塞170可以通过在接触孔中沉积导电材料来形成。接触插塞170可以形成为具有从焊盘区130P水平地延伸的水平延伸部170H(见图3B)，因此可以物理连接和电连接到栅电极130。
随后，一起参照图2A和图2B，可以通过形成连接到接触插塞170的上端和沟道结构CH的上端的上插塞180来制造半导体器件100。
图9是示出根据示例实施方式的包括半导体器件的数据存储系统的示意图。
参照图9，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储装置或者包括该存储装置的电子装置。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
半导体器件1100可以是非易失性存储器件，可以例如是以上参照图1至图7描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在示例实施方式中，第一结构1100F可以挨着第二结构1100S设置。例如，第一结构1100F和第二结构1100S可以并排。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL以及在位线BL和公共源极线CSL之间的字线WL、第一和第二栅极上线UL1和UL2、第一和第二栅极下线LL1和LL2以及存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在一些示例实施方式中，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以以各种方式修改。
在示例实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。第一和第二栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，第一和第二栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施方式中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一和第二栅极下线LL1和LL2、字线WL以及第一和第二栅极上线UL1和UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接互连1115电连接到解码器电路1110。位线BL可以经由从第一结构1100F的内部延伸到第二结构1100S的第二连接互连1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个被选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以经由电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接互连1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施方式中，数据存储系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制所述多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整个操作。处理器1210可以根据预定的固件操作，并可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。控制器接口1221可以连接到半导体器件1100的输入/输出焊盘1101。用于控制半导体器件1100的控制指令、要写入半导体器件1100的存储单元晶体管MCT中的数据以及要从半导体器件1100的存储单元晶体管MCT读取的数据可以经由控制器接口1221传输。主机接口1230可以提供在数据存储系统1000和外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制指令时，处理器1210可以响应于控制指令来控制半导体器件1100。
图10是根据示例实施方式的包括半导体器件的数据存储系统的示意透视图。
参照图10，根据本公开的示例实施方式的数据存储系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、一个或更多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主基板2001上的互连图案2005连接到控制器2002。
主基板2001可以包括连接器2006，连接器2006包括与外部主机联接的多个引脚。连接器2006中的所述多个引脚的数量和布置可以根据在数据存储系统2000和外部主机之间的通信接口而变化。在示例实施方式中，数据存储系统2000可以根据诸如通用闪存(UFS)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用串行总线(USB)的M-Phy等的接口中的一种与外部主机通信。在示例实施方式中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003中或从半导体封装2003读取数据，并可以提高数据存储系统2000的运行速度。
DRAM 2004可以是用于缓解在半导体封装2003、数据存储空间和外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004也可以作为一种高速缓冲存储器来操作，并可以提供用于在对半导体封装2003的控制操作中临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装基板2100彼此电连接的连接结构2400以及在封装基板2100上的覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图9的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括以上参照图1至图7描述的半导体器件。
在示例实施方式中，连接结构2400可以是将输入/输出焊盘2210和封装上焊盘2130彼此电连接的接合引线。因此，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以使用接合引线方法彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。在一些示例实施方式中，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过包括贯穿硅通路(TSV)的连接结构(而不是使用接合引线方法的连接结构2400)彼此电连接。
在示例实施方式中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施方式中，控制器2002和半导体芯片2200可以安装在不同于主基板2001的中介基板上，控制器2002和半导体芯片2200可以通过形成在中介基板上的互连而彼此连接。
图11是根据示例实施方式的半导体封装的示意截面图。图11示出图10的半导体封装2003的示例实施方式，并示意性示出通过沿着线IV-IV'切割图10的半导体封装2003而获得的区域。
参照图11，在半导体封装2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的封装上焊盘2130(见图10)、设置在封装基板主体部分2120的下表面上并经由下表面暴露的下焊盘2125、以及在封装基板主体部分2120中将封装上焊盘2130和下焊盘2125彼此电连接的内部互连2135。下焊盘2125可以经由导电连接部分2800连接到如图10所示的数据存储系统2000的主基板2001的互连图案2005。
每个半导体芯片2200可以包括半导体基板3010和依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围互连3110。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220、电连接到沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线WL(见图9)的接触插塞3235。如以上参照图1至图7所述，每个半导体芯片2200还可以包括在与X方向交叉的方向上延伸的上隔离区US。通过上隔离区US彼此隔离的上栅电极130U可以分别连接到贯穿型接触插塞170。
每个半导体芯片2200可以包括电连接到第一结构3100的外围互连3110并延伸到第二结构3200中的贯穿互连3245。贯穿互连3245可以设置在栅极堆叠结构3210的外部，并且还可以设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连3110的输入/输出焊盘2210(见图10)。
根据示例实施方式的上隔离区和接触插塞的布置可以被优化以简化互连结构，从而提供具有提高的大规模生产率的半导体器件。
尽管以上已经示出和描述了示例实施方式，但是对于本领域技术人员将是明显的，可以进行对实施方式的修改、改变和组合，而没有背离如由所附权利要求阐述的本公开的范围。
本申请要求于2022年12月16日在韩国知识产权局提交的韩国专利申请第10-2022-0177465号的优先权，该韩国专利申请的公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
第一半导体结构，包括基板、在所述基板上的电路元件以及连接到所述电路元件的电路互连线；和
在所述第一半导体结构上的第二半导体结构，所述第二半导体结构具有第一区域和第二区域，
其中所述第二半导体结构包括：
板层；
栅电极，在垂直于所述板层的上表面的第一方向上堆叠在所述板层上并彼此间隔开，所述栅电极包括依次堆叠的下栅电极、存储栅电极和上栅电极，所述栅电极在所述第二区域中具有在垂直于所述第一方向的第二方向上延伸至不同长度的焊盘区，使得所述焊盘区的上表面被暴露；
沟道结构，在所述第一区域中，所述沟道结构穿过所述栅电极、在所述第一方向上延伸并且每个包括沟道层；
栅极分隔区，在所述第一区域和所述第二区域中，所述栅极分隔区穿过所述栅电极并在所述第二方向上延伸；
在所述存储栅电极上的第一上隔离区和第二上隔离区，所述第一上隔离区和所述第二上隔离区将所述上栅电极分成在相邻的栅极分隔区之间的第一子栅电极、第二子栅电极和第三子栅电极，并在所述第二方向上延伸；以及
接触插塞，在所述第二区域中，所述接触插塞在所述第一方向上延伸穿过所述栅电极的所述焊盘区，并且连接到所述电路互连线的部分，
所述第一上隔离区和所述第二上隔离区中的每个具有在与所述第二方向交叉的第三方向上延伸的区域，以及
所述第一子栅电极具有第一焊盘区和第二焊盘区，所述第一焊盘区在垂直于所述第二方向的第四方向上具有第一宽度，所述第二焊盘区在所述第四方向上具有比所述第一宽度窄的第二宽度，所述第一子栅电极在所述第一焊盘区中连接到所述接触插塞中的一个。
2.根据权利要求1所述的半导体器件，其中所述第一上隔离区和所述第二上隔离区具有在所述第四方向上彼此对称的形状。
3.根据权利要求1所述的半导体器件，其中所述第二子栅电极具有在所述第四方向上与所述第一焊盘区并排的第三焊盘区和在所述第四方向上与所述第二焊盘区并排的第四焊盘区，并且所述第二子栅电极在所述第四焊盘区中连接到所述接触插塞中的一个。
4.根据权利要求3所述的半导体器件，其中，在所述第二子栅电极中，所述第三焊盘区在所述第四方向上具有第三宽度，所述第四焊盘区在所述第四方向上具有比所述第三宽度和所述第一宽度宽的第四宽度。
5.根据权利要求1所述的半导体器件，其中所述第一上隔离区和所述第二上隔离区在所述第一区域中在所述第二方向上延伸，并在与所述第一区域相邻的所述第二区域中在所述第二方向和所述第三方向上延伸。
6.根据权利要求1所述的半导体器件，其中所述第三方向是与所述第四方向相同的方向，或者是在所述第二方向和所述第四方向之间的方向。
7.根据权利要求1所述的半导体器件，其中所述存储栅电极和所述下栅电极在所述第一上隔离区和所述第二上隔离区下面水平地延伸。
8.根据权利要求1所述的半导体器件，其中
所述第一子栅电极、所述第二子栅电极和所述第三子栅电极分别连接到所述接触插塞当中的第一接触插塞、第二接触插塞和第三接触插塞，以及
所述第一接触插塞、所述第二接触插塞和所述第三接触插塞中的至少部分在所述第四方向上彼此不重叠。
9.根据权利要求1所述的半导体器件，其中每个所述接触插塞包括在所述第一方向上延伸的垂直延伸部和从所述垂直延伸部水平地延伸并与所述焊盘区中的一个接触的水平延伸部。
10.根据权利要求1所述的半导体器件，其中所述第二半导体结构还包括接触绝缘层，所述接触绝缘层在与位于所述焊盘区下面的所述栅电极的水平相同的水平上并且在所述接触插塞的侧表面处。
11.根据权利要求1所述的半导体器件，其中所述第二半导体结构还包括支撑结构，所述支撑结构穿过所述栅电极以及所述第一上隔离区和所述第二上隔离区的在所述接触插塞周围的部分。
12.根据权利要求11所述的半导体器件，其中所述支撑结构中的至少一个穿过所述第二焊盘区。
13.根据权利要求1所述的半导体器件，其中所述上栅电极形成串选择晶体管。
14.一种半导体器件，包括：
第一半导体结构，包括基板、在所述基板上的电路元件以及连接到所述电路元件的电路互连线；和
第二半导体结构，在所述第一半导体结构上并具有第一区域和第二区域，
其中所述第二半导体结构包括：
板层；
栅电极，在垂直于所述板层的上表面的第一方向上堆叠在所述板层上并彼此间隔开，并且在所述第二区域中具有在垂直于所述第一方向的第二方向上延伸至不同长度的焊盘区，使得所述焊盘区的上表面被暴露；
栅极分隔区，在所述第一区域和所述第二区域中，穿过所述栅电极并在所述第二方向上延伸；
上隔离区，在所述栅电极的部分上，将所述栅电极当中的最上面的栅电极分成在相邻的栅极分隔区之间的第一子栅电极和第二子栅电极，并在所述第二方向上延伸；以及
接触插塞，在所述第二区域中，在所述第一方向上延伸穿过所述栅电极并且连接到所述电路互连线的部分，
所述上隔离区具有在与所述第二方向交叉的第三方向上延伸的区域，
所述第一子栅电极具有拥有不同尺寸的第一焊盘区和第二焊盘区，所述第二子栅电极具有拥有不同尺寸的第三焊盘区和第四焊盘区，以及
所述第一子栅电极在所述第一焊盘区中连接到所述接触插塞中的一个，所述第二子栅电极在所述第四焊盘区中连接到所述接触插塞中的一个。
15.根据权利要求14所述的半导体器件，其中在垂直于所述第二方向的第四方向上，所述第一焊盘区与所述第三焊盘区并排，所述第二焊盘区与所述第四焊盘区并排。
16.根据权利要求14所述的半导体器件，其中所述第一焊盘区的尺寸大于所述第二焊盘区的尺寸，所述第三焊盘区的尺寸小于所述第四焊盘区的尺寸。
17.根据权利要求14所述的半导体器件，其中所述第一焊盘区的尺寸不同于所述第四焊盘区的尺寸。
18.根据权利要求14所述的半导体器件，其中所述上隔离区的下端在所述栅电极当中的彼此垂直相邻的两个栅电极之间的水平上。
19.一种数据存储系统，包括：
半导体存储器件，包括包含电路元件的第一半导体结构、包含沟道结构并具有第一区域和第二区域的第二半导体结构以及电连接到所述电路元件的输入/输出焊盘；和
控制器，经由所述输入/输出焊盘电连接到所述半导体存储器件并配置为控制所述半导体存储器件，
其中所述第二半导体结构还包括：
栅电极，在第一方向上堆叠并彼此间隔开，所述栅电极包括依次堆叠的下栅电极、存储栅电极和上栅电极，并在所述第二区域中具有在垂直于所述第一方向的第二方向上延伸至不同长度的焊盘区，使得所述焊盘区的上表面被暴露；
栅极分隔区，在所述第一区域和所述第二区域中，穿过所述栅电极并在所述第二方向上延伸；
第一上隔离区和第二上隔离区，在所述存储栅电极上，将所述上栅电极分成在相邻的栅极分隔区之间的第一子栅电极、第二子栅电极和第三子栅电极，并在所述第二方向上延伸；以及
接触插塞，在所述第二区域中，在所述第一方向上延伸穿过所述栅电极的所述焊盘区并且连接到所述电路互连线的部分，以及
所述第一上隔离区和所述第二上隔离区具有在与所述第二方向交叉的第三方向上延伸并在垂直于所述第二方向的第四方向上彼此对称的区域。
20.根据权利要求19所述的数据存储系统，其中所述第一子栅电极具有第一焊盘区和第二焊盘区，所述第一焊盘区在所述第四方向上具有第一宽度，所述第二焊盘区在所述第四方向上具有比所述第一宽度窄的第二宽度，所述第一子栅电极在所述第一焊盘区中连接到所述接触插塞中的一个。
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