CN117479539A - 三维半导体存储器装置、包括其的电子系统 - Google Patents

三维半导体存储器装置、包括其的电子系统 Download PDF

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成政泰
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Abstract

提供了一种三维半导体存储器装置以及包括其的电子系统。该存储器装置包括：基板；外围电路结构，其位于基板上；以及单元阵列结构，其位于外围电路结构上并且包括单元阵列区域和单元阵列接触区域。单元阵列结构包括：包括交替地层叠的层间绝缘层和栅电极的层叠结构、顺序地层叠在层叠结构上的第一源极导电图案、第二源极导电图案和第三源极导电图案。第一源极导电图案至第三源极导电图案包括彼此不同的材料。包括穿过层叠结构延伸到第一源极导电图案的下部中的垂直沟道结构。第一源极导电图案至第三源极导电图案从单元阵列区域延伸到单元阵列接触区域。垂直沟道结构包括与第一源极导电图案接触的垂直半导体图案。

Description

三维半导体存储器装置、包括其的电子系统
相关申请的交叉引用
本申请要求2022年7月29日提交于韩国知识产权局的韩国专利申请No.10-2022-0094820的优先权，其全部内容以引用方式并入本文中。
技术领域
本发明构思涉及三维半导体存储器装置、其制造方法和包括其的电子系统，更具体地，涉及一种包括通过接合焊盘彼此耦合的外围电路结构和单元阵列结构的三维半导体存储器装置、其制造方法和包括其的电子系统。
背景技术
需要有一种能够在读取数据的电子系统中存储大量数据的半导体装置。为了高性能和低制造成本(这些是客户所期望的属性)，半导体装置已高度集成。典型的二维或平面半导体装置的集成主要由单位存储器单元所占据的面积确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，增加图案精细度所需的昂贵处理设备可能造成对增加二维或平面半导体装置的集成的实践限制。因此，已提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
本发明构思的目的在于提供一种具有改进的电特性和可靠性的三维半导体存储器装置及其制造方法。
本发明构思的目的在于提供一种能够简化工艺的三维半导体存储器装置及其制造方法。
本发明构思要解决的问题不限于上述问题，本领域普通技术人员将从以下描述清楚地理解未提及的其它问题。
根据本发明构思的一些实施例的三维半导体装置可包括：基板；外围电路结构，其位于基板上；以及单元阵列结构，其位于外围电路结构上并且包括单元阵列区域和单元阵列接触区域，单元阵列结构包括：层叠结构，其包括交替地层叠的层间绝缘层和栅电极；第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在层叠结构上并且包括彼此不同的材料；以及垂直沟道结构，其穿过层叠结构延伸到第一源极导电图案的下部中，第一源极导电图案至第三源极导电图案从单元阵列区域延伸到单元阵列接触区域，并且垂直沟道结构包括与第一源极导电图案接触的垂直半导体图案。
根据本发明构思的一些实施例的三维半导体装置可包括：基板；外围电路结构，其位于基板上；以及单元阵列结构，其设置在外围电路结构上并且包括单元阵列区域和单元阵列接触区域，单元阵列结构包括：层叠结构，其包括交替地层叠的层间绝缘层和栅电极；第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在层叠结构上并且包括彼此不同的材料；垂直沟道结构，其穿透层叠结构并延伸到第一源极导电图案的下部中；单元接触插塞，其电连接到单元阵列接触区域中的各个栅电极；源极接触插塞，其位于单元阵列接触区域中；以及位线，其电连接到单元接触插塞，第二源极导电图案具有延伸到第一源极导电图案的侧壁上的第一突起，并且源极接触插塞的顶表面与第一突起接触。
根据本发明构思的一些实施例的包括三维半导体装置的电子系统可包括：三维半导体存储器装置，其包括基板、位于基板上的外围电路结构以及位于外围电路结构上并且包括单元阵列区域和单元阵列接触区域的单元阵列结构；以及控制器，其电连接到三维半导体存储器装置并且被配置为控制三维半导体存储器装置，单元阵列结构包括：层叠结构，其包括交替地层叠的层间绝缘层和栅电极；第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在层叠结构上并且包括彼此不同的材料；垂直沟道结构，其穿透层叠结构并延伸到第一源极导电图案的下部中；以及源极接触插塞，其位于单元阵列接触区域中，第二源极导电图案具有延伸到第一源极导电图案的侧壁上的突起，并且源极接触插塞部分地穿入第二源极导电图案的突起。
附图说明
将从以下结合附图进行的简要描述更清楚地理解示例实施例。附图表示如本文所描述的非限制性示例实施例。
图1是示意性地示出包括根据本发明构思的实施例的三维半导体存储器装置的电子系统的图。
图2是示意性地示出包括根据本发明构思的实施例的三维半导体存储器装置的电子系统的透视图。
图3和图4是分别沿着图2的线I-I'和II-II'截取的横截面图，示出包括根据本发明构思的实施例的三维半导体存储器装置的半导体封装件。
图5是示出根据本发明构思的实施例的三维半导体存储器装置的平面图。
图6A和图6B分别是沿着图5的线I-I'和II-II'截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置。
图7A是图6A的部分“P”的放大图。
图7B是图6A的部分“Q”的放大图。
图7C是图6A的部分“R”的放大图。
图8A、图11A、图12A、图13A和14A是沿着图5的线I-I'截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
图8B、图11B、图12B、图13B和图14B是沿着图5的线II-II'
截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
图9A和图10A是沿着图5的线III-III’截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
图9B和10B是沿着图5的线IV-IV’截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
具体实施方式
以下，将参照附图详细描述根据本发明构思的实施例的三维半导体存储器装置、其制造方法和包括其的电子系统。
图1是示意性地示出包括根据本发明构思的实施例的三维半导体存储器装置的电子系统的图。
参照图1，根据本发明构思的实施例的电子系统1000可包括三维半导体存储器装置1100和电连接到三维半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或多个三维半导体存储器装置1100的存储装置或包括该存储装置的电子装置。例如，电子系统1000可以是包括一个或多个三维半导体存储器装置1100的固态驱动装置(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
三维半导体存储器装置1100可以是非易失性存储器装置，例如，稍后描述的三维NAND闪存装置。三维半导体存储器装置1100可包括第一区域1100F和第一区域1100F上的第二区域1100S。然而，不同于图1所示，第一区域1100F可设置在第二区域1100S旁边。第一区域1100F可以是外围电路区域，外围电路区域包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储器单元区域，存储器单元区域包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2以及位线BL和公共源极线CSL之间的存储器单元串CSTR。
在第二区域1100S中，各个存储器单元串CSTR可包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储器单元晶体管MCT。第一晶体管LT1和LT2的数量和第二晶体管UT1和UT2的数量可根据实施例不同地修改。存储器单元串CSTR可设置在公共源极线CSL和第一区域1100F之间。
例如，第二晶体管UT1和UT2可包括串选择晶体管，第一晶体管LT1和LT2可包括地选择晶体管。第一线LL1和LL2可包括第一晶体管LT1和LT2的栅电极。字线WL可包括存储器单元晶体管MCT的栅电极，第二线UL1和UL2可包括第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可包括串联电连接的第一擦除控制晶体管LT1和地选择晶体管LT2。例如，第二晶体管UT1和UT2可包括串联电连接的串选择晶体管UT1和第二擦除控制晶体管UT2。可采用第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个以执行使用栅极感应泄漏电流(GIDL)现象来擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一线LL1和LL2、字线WL以及第二线UL1和UL2可通过从第一区域1100F延伸到第二区域1100S的第一连接布线1115电连接到解码器电路1110。位线BL可通过从第一区域1100F延伸到第二区域1100S的第二连接布线1125电连接到页缓冲器1120。
在第一区域1100F中，解码器电路1110和页缓冲器1120可对多个存储器单元晶体管MCT当中的至少一个所选存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可由逻辑电路1130控制。三维半导体存储器装置1100可通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一区域1100F延伸到第二区域1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些实施例中，电子系统1000可包括多个三维半导体存储器装置1100。在这种情况下，控制器1200可控制多个三维半导体存储器装置1100。
处理器1210可控制包括控制器1200的电子系统1000的总体操作。处理器1210可基于特定固件来操作，并且可控制NAND控制器1220访问三维半导体存储器装置1100。NAND控制器1220可包括处理与三维半导体存储器装置1100的通信的NAND接口1221。NAND接口1221可用于通过其传送控制三维半导体存储器装置1100的控制命令、旨在写入三维半导体存储器装置1100的存储器单元晶体管MCT上的数据和/或旨在从三维半导体存储器装置1100的存储器单元晶体管MCT读取的数据。主机接口1230可向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，可由处理器1210响应于控制命令控制三维半导体存储器装置1100。
图2是示意性地示出包括根据本发明构思的实施例的三维半导体存储器装置的电子系统的透视图。
参照图2，根据本发明构思的实施例的电子系统2000可包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可通过设置在主板2001上的布线图案2005电连接到控制器2002。
主板2001可包括连接器2006，连接器2006包括提供以与外部主机电连接的多个引脚。连接器2006上的多个引脚的数量和布置可基于电子系统2000和外部主机之间的通信接口而改变。电子系统2000可通过一个或更多个接口(例如通用串行总线(USB)、高速外围组件互连(PIC-Express)、串行高级技术附件(SATA)和/或用于通用闪存(UFS)的M-PHY)与外部主机通信。例如，电子系统2000可利用通过连接器2006从外部主机供应的电力来操作。电子系统2000还可包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可将数据写入半导体封装件2003或从半导体封装件2003读取数据，并且可增加电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其减小外部主机与用作数据存储空间的半导体封装件2003之间的速度差异。包括在电子系统2000中的DRAM 2004可作为高速缓存存储器操作，并且可在半导体封装件2003的控制操作中为暂时数据存储提供空间。当DRAM 2004包括在电子系统2000中时，控制器2002可不仅包括用于控制半导体封装件2003的NAND控制器，而且包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。然而，半导体封装件2003中的半导体封装件的数量可变化，并且不限于此。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装基板2100、在封装基板2100上的半导体芯片2200、在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及位于封装基板2100上并且覆盖或交叠半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的集成电路板。各个半导体芯片2200可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图1的输入/输出焊盘1101。各个半导体芯片2200可包括栅极层叠结构3210和存储器沟道结构3220。各个半导体芯片2200可包括下面将讨论的三维半导体存储器装置。
例如，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可以引线接合方式彼此电连接，并且可电连接到封装基板2100的封装上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可使用硅通孔彼此电连接，而非接合引线的连接结构2400。
不同于图2所示，控制器2002和半导体芯片2200可包括在单个封装件中。控制器2002和半导体芯片2200可安装在主板2001以外的单独的中介层基板上，并且可通过设置在中介层基板中的布线彼此电连接。
图3和图4是分别沿着图2的线I-I'和II-II'截取的横截面图，示出包括根据本发明构思的实施例的三维半导体存储器装置的半导体封装件。
参照图3和图4，半导体封装件2003可包括封装基板2100、在封装基板2100上的多个半导体芯片2200以及覆盖或交叠封装基板2100和多个半导体芯片2200的模制层2500。
封装基板2100可包括封装基板主体2120、封装基板主体2120的顶表面上设置或暴露的封装上焊盘2130、封装基板主体2120的底表面上设置或暴露的封装下焊盘2125以及位于封装基板主体2120中并将封装上焊盘2130电连接到封装下焊盘2125的内部布线2135。封装上焊盘2130可电连接到连接结构2400。封装下焊盘2125可通过导电连接器2800电连接到图2中描绘的电子系统2000的主板2001中的布线图案2005。
参照图2至图4，第二半导体芯片2202的一个侧壁可不与第一半导体芯片2201的一个侧壁对齐，第二半导体芯片2202的另一侧壁可与第一半导体芯片2201的另一侧壁对齐。第一半导体芯片2201和第二半导体芯片2202可包括基本上相同的组件。
各个半导体芯片2200可包括半导体基板4010、在半导体基板4010上的第一结构4100以及在第一结构4100上的第二结构4200。第二结构4200可通过晶圆接合方式耦合到第一结构4100。
第一结构4100可包括外围电路布线4110和第一接合焊盘4150。第二结构4200可包括公共源极线4205、在公共源极线4205和第一结构4100之间的栅极层叠结构4210、穿过栅极层叠结构4210的存储器沟道结构4220和分离结构4230以及分别电连接到栅极层叠结构4210的字线(图1的WL)的第二接合焊盘4250。例如，第二接合焊盘4250可通过电连接到存储器沟道结构4220的位线4240和电连接到字线(图1的WL)的栅极连接布线4235分别电连接到存储器沟道结构4220和字线(图1的WL)。第一结构4100的第一接合焊盘4150和第二结构4200的第二接合焊盘4250可彼此接触以彼此耦合。第一接合焊盘4150和第二接合焊盘4250的耦合部分可包括例如铜(Cu)。
各个半导体芯片2200还可包括输入/输出焊盘2210和电连接到输入/输出焊盘2210的输入/输出连接布线4265。输入/输出连接布线4265可电连接到一些第二接合焊盘4250和一些外围电路布线4110。
图5是示出根据本发明构思的实施例的三维半导体存储器装置的平面图。图6A和图6B分别是沿着图5的线I-I'和II-II'截取的横截面图，并且示出根据本发明构思的实施例的三维半导体存储器装置。图7A是图6A的部分“P”的放大图。图7B是图6A的部分“Q”的放大图。图7C是图6A的部分“R”的放大图。
参照图5、图6A和图6B，根据本发明构思的三维半导体存储器装置可包括基板10、在基板10上的外围电路结构PS以及在外围电路结构PS上的单元阵列结构CS。基板10、外围电路结构PS和单元阵列结构CS可分别对应于图3和图4中的半导体基板4010、半导体基板4010上的第一结构4100和第一结构4100上的第二结构4200。
单元阵列结构CS可耦合在外围电路结构PS上，从而增加根据本发明构思的三维半导体存储器装置的每单位面积的单元容量。另外，外围电路结构PS和单元阵列结构CS中的每一个可单独地制造并且稍后彼此耦合，因此可防止由于各种热处理工艺而对外围晶体管PTR的损坏，从而改进根据本发明构思的三维半导体存储器装置的电特性和可靠性。
例如，基板10可以是硅基板、硅锗基板、锗基板或在单晶硅基板上生长的单晶外延层。基板10可具有平行于第一方向D1和与第一方向D1交叉的第二方向D2并且垂直于第三方向D3的顶表面。例如，第一方向D1、第二方向D2和第三方向D3可以是彼此垂直的方向。器件隔离层11可设置在基板10中。器件隔离层11可限定基板10的有源区域。
可在基板10上设置外围电路结构PS，外围电路结构PS包括外围晶体管PTR、外围接触插塞31、通过外围接触插塞31电连接到外围晶体管PTR的外围电路布线33、电连接到外围电路布线33的第一接合焊盘35、以及围绕它们的第一层间绝缘层30。外围晶体管PTR可设置在基板10的有源区域上。外围电路布线33可对应于图3和图4的外围电路布线4110，第一接合焊盘35可对应于图3和图4的第一接合焊盘4150。
例如，外围接触插塞31的宽度可在第一方向D1或第二方向D2上朝着第三方向D3增加。外围接触插塞31和外围电路布线33可包括诸如金属的导电材料。
例如，外围晶体管PTR可构成解码器电路(图1的1110)、页缓冲器(图1的1120)和逻辑电路(图1的1130)。详细地，各个外围晶体管PTR可包括外围栅极绝缘层21、外围栅电极23、外围封盖图案25、外围栅极间隔件27和外围源极/漏极区域29。外围栅极绝缘层21可设置在外围栅电极23和基板10之间。外围封盖图案25可设置在外围栅电极23上。外围栅极间隔件27可覆盖外围栅极绝缘层21的侧壁、外围栅电极23的侧壁和外围封盖图案25的侧壁。外围源极/漏极区域29可与外围栅电极23的两侧相邻地设置在基板10中。外围电路布线33和第一接合焊盘35可通过外围接触插塞31电连接到外围晶体管PTR。例如，各个外围晶体管PTR可以是NMOS晶体管或PMOS晶体管。
第一层间绝缘层30可设置在基板10上。第一层间绝缘层30可覆盖基板10上的外围晶体管PTR、外围接触插塞31和外围电路布线33。第一层间绝缘层30可包括具有多层结构的多个绝缘层。例如，第一层间绝缘层30可包括氧化硅、氮化硅、氮氧化硅和/或低k材料。第一层间绝缘层30可不覆盖第一接合焊盘35的顶表面。第一层间绝缘层30的顶表面可与第一接合焊盘35的顶表面基本上共面。
包括第二接合焊盘45、位线BL、层叠结构ST和第二源极导电图案SCP2的单元阵列结构CS可设置在外围电路结构PS上。单元阵列结构CS可包括单元阵列区域CAR和单元阵列接触区域EXR。单元阵列接触区域EXR可从单元阵列区域CAR在与第一方向D1相反的方向(或第一方向D1)上延伸。
第二接合焊盘45、位线BL和层叠结构ST可对应于图3和图4的第二接合焊盘4250、位线4240和栅极层叠结构4210。与外围电路结构PS的第一接合焊盘35接触的第二接合焊盘45、连接接触插塞41、通过连接接触插塞41电连接到第二接合焊盘45的连接电路布线43和围绕它们的第二层间绝缘层40可设置在第一层间绝缘层30上。
第二层间绝缘层40可包括具有多层结构的多个绝缘层。例如，第二层间绝缘层40可包括氧化硅、氮化硅、氮氧化硅和/或低k材料。
例如，连接接触插塞41在第一方向D1或第二方向D2上的宽度可在第三方向D3上减小。连接接触插塞41和连接电路布线43可包括诸如金属的导电材料。
第二层间绝缘层40可不覆盖第二接合焊盘45的底表面。第二层间绝缘层40的底表面可与第二接合焊盘45的底表面基本上共面。各个第二接合焊盘45的底表面可与各个第一接合焊盘35的顶表面接触。第一接合焊盘35和第二接合焊盘45可包括诸如铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn)的金属，但不限于此。第一接合焊盘35和第二接合焊盘45可形成一体形状，二者间没有肉眼可见的界面。尽管第一接合焊盘35的侧壁和第二接合焊盘45的侧壁被示出为彼此对齐，但本发明构思不限于此，在平面图上，第一接合焊盘35的侧壁和第二接合焊盘45的侧壁可彼此间隔开。
与连接接触插塞41接触的位线BL和第一导线至第三导线CL1、CL2和CL3可设置在第二层间绝缘层40上。位线BL和第一导线至第三导线CL1、CL2和CL3中的每一个可例如在第二方向D2上延伸并且可在第一方向D1上彼此间隔开。位线BL和第一导线至第三导线CL1、CL2和CL3可包括诸如金属的导电材料。
第三层间绝缘层50可设置在第二层间绝缘层40上。第四层间绝缘层60和由第四层间绝缘层60围绕的层叠结构ST可设置在第三层间绝缘层50上。第三层间绝缘层50和第四层间绝缘层60可包括具有多层结构的多个绝缘层。例如，第三层间绝缘层50和第四层间绝缘层60可包括氧化硅、氮化硅、氮氧化硅和/或低k材料。
位线接触插塞BLCP可设置在第三层间绝缘层50中。位线接触插塞BLCP在第三方向D3上延伸并且可连接在位线BL和第一垂直沟道结构VS1(稍后描述)之间。
可提供穿过第三层间绝缘层50和第四层间绝缘层60的单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP。单元接触插塞CCP在第三方向D3上延伸并且可连接在第一导线CL1与层叠结构ST(稍后描述)的栅电极ELa和ELb之间。各个单元接触插塞CCP可穿过层叠结构ST(将稍后描述)的层间绝缘层ILDa和ILDb之一。贯通接触插塞TCP在第三方向D3上延伸并且可连接在第二导线CL2与第一后导电图案195和第二后导电图案199(稍后描述)之间。源极接触插塞DCP在第三方向D3上延伸并且可连接在第二源极导电图案SCP2与第三导线CL3(下面描述)之间。
位线接触插塞BLCP、单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP可在第一方向D1上彼此间隔开。各个位线接触插塞BLCP、单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP在第一方向D1和/或第二方向D2上的宽度可在第三方向D3上减小。位线接触插塞BLCP可包括诸如钨的金属材料。单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP可包括导电图案FM和围绕导电图案FM的屏障图案BM。例如，导电图案FM可包括诸如铝、铜、钨、钼和/或钴的金属材料。例如，屏障图案BM可包括金属层/金属氮化物层。例如，金属层可包括钛、钽、钨、镍、钴和/或铂。例如，金属氮化物层可氮化钛层(TiN)、氮化钽层(TaN)、氮化钨层(WN)、氮化镍层(NiN)、氮化钴层(CoN)和/或氮化铂层(PtN)。
层叠结构ST可设置在第三层间绝缘层50上。层叠结构ST可由第四层间绝缘层60围绕。层叠结构ST的底表面(即，与第三层间绝缘层50接触的表面)可与第四层间绝缘层60的底表面基本上共面。
层叠结构ST可按多个设置。在图5的平面图上，多个层叠结构ST可在第一方向D1上延伸并且可在第二方向D2上彼此间隔开。以下，为了描述方便将描述单个层叠结构ST，但是以下描述可同样应用于其它层叠结构ST。
层叠结构ST可包括交替且重复地设置(层叠)的层间绝缘层和栅电极。层叠结构ST可具有包括层间绝缘层和栅电极的倒置阶梯形状。作为示例，层叠结构ST可包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可包括交替地层叠的第一层间绝缘层ILDa和第一栅电极Ela，第二层叠结构ST2可包括交替地层叠的第二层间绝缘层ILDb和第二栅电极ELb。
第二层叠结构ST2可设置在第一层叠结构ST1和基板10之间。详细地，第二层叠结构ST2可设置在第一层叠结构ST1的最下一个第一层间绝缘层ILDa的底表面上。第二层叠结构ST2的最上一个第二层间绝缘层ILDb和第一层叠结构ST1的最下一个第一层间绝缘层ILDa可彼此接触，但本发明构思不限于此，单层绝缘层可设置在第二层叠结构ST2的最上一个第二层间绝缘层ILDb和第一层叠结构ST1的第一栅电极Ela之间。
第一栅电极ELa和第二栅电极ELb可同时由相同的材料形成。例如，第一栅电极ELa和第二栅电极ELb可包括掺杂半导体(例如，掺杂硅等)、金属(例如，钨、钼、镍、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和/或过渡金属(例如，钛、钽等)。第一层间绝缘层ILDa和第二层间绝缘层ILDb可包括氧化硅、氮化硅、氮氧化硅和/或低k材料。例如，第一层间绝缘层ILDa和第二层间绝缘层ILDb可包括高密度等离子体氧化物(HDP氧化物)或原硅酸四乙酯(TEOS)。
在单元阵列接触区域EXR中，第一层叠结构ST1和第二层叠结构ST2中的每一个在第三方向D3上的厚度可随着距最外一个第一垂直沟道结构VS1(稍后描述)的距离增加而减小。即，第一层叠结构ST1和第二层叠结构ST2中的每一个可在第一方向D1上具有倒置阶梯结构。
详细地，第一栅电极ELa和第二栅电极ELb在第一方向D1上的长度可随着距基板10的距离增加而增加。在根据图5的平面图上，第一栅电极ELa的侧壁和第二栅电极ELb的侧壁可在第一方向D1上彼此间隔开特定间隔。第二层叠结构ST2的最下一个第二栅电极ELb可在第一方向D1上具有最小长度，最上一个第一栅电极ELa可在第一方向D1上具有最大长度。
第一栅电极ELa和第二栅电极ELb可包括在单元阵列接触区域EXR中的焊盘部分ELp。焊盘部分ELp可水平地和垂直地设置在不同位置。焊盘部分ELp可在第一方向D1上具有阶梯结构。上述单元接触插塞CCP可穿过第一层间绝缘层ILDa和第二层间绝缘层ILDb之一以与第一栅电极ELa和第二栅电极ELb的焊盘部分ELp接触。例如，单元接触插塞CCP可电连接到第一栅电极ELa和第二栅电极ELb以及第一导线CL1。
第一层间绝缘层ILDa和第二层间绝缘层ILDb可设置在第一栅电极ELa和第二栅电极ELb之间，并且可与第一栅电极ELa和第二栅电极ELb中与其各个上部接触的一个对齐。例如，最上一个第一层间绝缘层ILDa可设置在最上一个第一栅电极ELa上。第一层间绝缘层ILDa和第二层间绝缘层ILDb中的每一个在第一方向D1上的长度可随着距基板10的距离增加而增加。最上一个第一层间绝缘层ILDa可在第一方向D1上具有与最上一个第一栅电极Ela的长度相同的长度。最下一个第二层间绝缘层ILDb可在第三方向D3上具有比其它层间绝缘层更大的厚度，但本发明不限于此。最上一个第一层间绝缘层ILDa可在第三方向D3上具有比其它层间绝缘层更大的厚度，但本发明不限于此。
在单元阵列区域CAR中，第一垂直沟道结构VS1和第二垂直沟道结构VS2可设置在沿第三方向D3穿过层叠结构ST的垂直沟道孔CH中。第一垂直沟道结构VS1可对应于图3和图4的存储器沟道结构4220。
在单元阵列接触区域EXR中，第三垂直沟道结构VS3可设置在沿第三方向D3穿过层叠结构ST和第四层间绝缘层60的至少一部分的垂直沟道孔CH中。如图5所示，第三垂直沟道结构VS3可按多个围绕源极接触插塞DCP或单元接触插塞CCP中的每一个形成。
垂直沟道孔CH可包括第一垂直沟道孔CH1和连接到第一垂直沟道孔CH1的第二垂直沟道孔CH2。第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每一个在第一方向D1或第二方向D2上的宽度可随距基板10的距离增加而减小。第一垂直沟道孔CH1和第二垂直沟道孔CH2可在第一垂直沟道孔CH1和第二垂直沟道孔CH2彼此连接的边界处具有不同的直径。详细地，各个第一垂直沟道孔CH1的上直径可小于各个第二垂直沟道孔CH2的下直径。第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每一个可在其边界处具有阶梯差。然而，本发明构思不限于此，不同于图5、图6A和图6B所示，第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3可设置在两个或更多个边界处具有阶梯差的三个或更多个垂直沟道孔CH中，并且第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3可设置在具有平坦侧壁而没有阶梯差的垂直沟道孔CH中。
参照图6B和图7C，第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3中的每一个可包括与第三层间绝缘层50相邻的导电焊盘PAD、共形地设置在(例如，覆盖)第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每一个的内侧壁上的数据存储图案DSP、共形地设置在(例如，覆盖)数据存储图案DSP的侧壁上的垂直半导体图案VSP以及填充由垂直半导体图案VSP和导电焊盘PAD围绕的第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每一个的内部空间的掩埋绝缘图案VI。垂直半导体图案VSP可由数据存储图案DSP围绕(例如，数据存储图案DSP可在垂直半导体图案VSP的外壁上)。例如，第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3中的每一个的底表面可具有圆形、椭圆形或条形形状。
垂直半导体图案VSP可设置在数据存储图案DSP和掩埋绝缘图案VI之间以及数据存储图案DSP和导电焊盘PAD之间。垂直半导体图案VSP可具有顶部封闭的管状形状或通心粉形状。例如，垂直半导体图案VSP可包括掺杂有杂质的半导体材料、处于未掺杂状态的本征半导体材料、或多晶半导体材料。例如，导电焊盘PAD可包括掺杂有杂质的半导体材料、或导电材料。
在图5的平面图上，可提供在第一方向D1上延伸并与层叠结构ST交叉的第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可设置在单元阵列区域CAR中，并且第二沟槽TR2可从单元阵列区域CAR朝着单元阵列接触区域EXR延伸。第一沟槽TR1和第二沟槽TR2在第一方向D1或第二方向D2上的宽度可随距基板10的距离增加而减小。
可提供第一分离图案SP1和第二分离图案SP2以填充第一沟槽TR1和第二沟槽TR2中的每一个的内部。第一分离图案SP1和第二分离图案SP2可对应于图3和图4的分离结构4230。第二分离图案SP2在第一方向D1上的长度可大于第一分离图案SP1在第一方向D1上的长度。第一分离图案SP1的侧壁和第二分离图案SP2的侧壁可与层叠结构ST的第一栅电极ELa和第二栅电极ELb以及第一层间绝缘层ILDa和第二层间绝缘层ILDb中的至少一些接触。例如，第一分离图案SP1和第二分离图案SP2可包括诸如氧化硅的氧化物。
第二分离图案SP2的底表面可与第三层间绝缘层50的底表面(即，第二层间绝缘层40的顶表面)以及位线BL的顶表面和第一导线CL1的顶表面和第二导线CL2的顶表面基本上共面。第二分离图案SP2的顶表面可相对于基板10位于比第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3的顶表面更低的水平高度处。
当层叠结构ST按多个设置时，第一分离图案SP1或第二分离图案SP2可设置在布置在第二方向D2上的层叠结构ST之间。换言之，层叠结构ST可在第二方向D2上彼此间隔开，第一分离图案SP1或第二分离图案SP2插置在它们之间。
第一源极导电图案SCP1、第二源极导电图案SCP2和第三源极导电图案SCP3可顺序地层叠在层叠结构ST上。第一源极导电图案至第三源极导电图案SCP1、SCP2和SCP3可一起构成源极结构SC。源极结构SC可对应于图3和图4的公共源极线4205。
第一源极导电图案SCP1可设置在最上一个第一层间绝缘层ILDa上。第三源极导电图案SCP3可设置在第一源极导电图案SCP1上。第二源极导电图案SCP2可插置在第一源极导电图案SCP1和第三源极导电图案SCP3之间。第一源极导电图案至第三源极导电图案SCP1、SCP2和SCP3可从单元阵列区域CAR延伸到单元阵列接触区域EXR。第一源极导电图案至第三源极导电图案SCP1、SCP2和SCP3可彼此电连接。
第一源极导电图案至第三源极导电图案SCP1、SCP2和SCP3可包括不同的材料。第一源极导电图案SCP1可包括掺杂多晶硅。详细地，第一源极导电图案SCP1可以是掺杂有n型掺杂剂的多晶硅层。例如，第二源极导电图案SCP2可包括钨和/或氮化钨。第三源极导电图案SCP3可包括诸如铝的金属。
如图6A和图7B所示，第一源极导电图案SCP1可具有在单元阵列接触区域EXR中的第一侧壁SW1。第一侧壁SW1可具有非垂直倾斜，但本发明构思不限于此。第二源极导电图案SCP2可延伸到第一侧壁SW1上以在单元阵列接触区域EXR中具有第一突起PP1。第二源极导电图案SCP2可覆盖第一侧壁SW1。第二源极导电图案SCP2的第一突起PP1可具有第二侧壁SW2。第三源极导电图案SCP3可延伸到第一突起PP1上以在单元阵列接触区域EXR中具有第二突起PP2。第二突起PP2可具有第三侧壁SW3。第二侧壁SW2和第三侧壁SW3可具有非垂直倾斜，但本发明构思不限于此。第二侧壁SW2和第三侧壁SW3可彼此对齐。
如图6A和图7B所示，源极接触插塞DCP的顶表面可与第二源极导电图案SCP2接触。源极接触插塞DCP可部分地穿入第二源极导电图案SCP2。源极接触插塞DCP可与第三源极导电图案SCP3间隔开(例如，源极接触插塞DCP的顶表面相对于基板10低于第三源极导电图案SCP3的第二突起PP2的底表面)。源极接触插塞DCP的顶表面可相对于基板10低于第一源极导电图案SCP1的顶表面。源极接触插塞DCP可通过第二源极导电图案SCP2电连接到第一源极导电图案SCP1和第三源极导电图案SCP3。
第二源极导电图案SCP2可与第一源极导电图案SCP1的顶表面接触。第一源极导电图案SCP1可与第二分离图案SP2的顶表面接触(参照图6B)。第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3可穿透层叠结构ST并延伸到第一源极导电图案SCP1的下部中(例如，低于第一源极导电图案SCP1的中心水平高度的下部中)。
例如，第一源极导电图案SCP1的厚度可为至/>例如，第三源极导电图案SCP3的厚度可大于第二源极导电图案SCP2的厚度。第二源极导电图案SCP2的厚度可为至/>第三源极导电图案SCP3的厚度可为/>至/>
如图6A、图6B和图7C所示，数据存储图案DSP可具有敞开的顶部，并且垂直半导体图案VSP可从数据存储图案DSP的顶表面突出到第一源极导电图案SCP1中。即，垂直半导体图案VSP的顶表面VT可相对于基板10高于数据存储图案DSP的顶表面，并且垂直半导体图案VSP的上侧壁TS和顶表面VT可与第一源极导电图案SCP1接触。
第一源极导电图案SCP1的杂质浓度可高于数据存储图案DSP的杂质浓度。数据存储图案DSP可在最上一个第一层间绝缘层ILDa和垂直半导体图案VSP之间延伸。第一垂直沟道结构VS1可通过第一源极导电图案SCP1电连接到第二源极导电图案SCP2和第三源极导电图案SCP3。
如图6A和图7A所示，第五层间绝缘层188可设置在第四层间绝缘层60上。连接到贯通接触插塞TCP并顺序地层叠的第一后导电图案195和第二后导电图案199可设置在第五层间绝缘层188中。贯通接触插塞TCP可部分地穿入第一后导电图案195。贯通接触插塞TCP可与第二后导电图案199间隔开。第一后导电图案195和第二后导电图案199可通过贯通接触插塞TCP电连接到第二导线CL2，并且还可电连接到外围电路结构PS的至少一个外围晶体管PTR。第一后导电图案195和第二后导电图案199可被组合以与图1的输入/输出焊盘1101或图3和图4的输入/输出焊盘2210之一对应。另选地，第一后导电图案195和第二后导电图案199可以是后表面金属布线的一部分。
相对于基板10，第一后导电图案195的底表面的水平高度和第二源极导电图案SCP2的最下表面的水平高度可彼此基本上相等。相对于基板10，第二后导电图案199的顶表面可基本上处于与第三源极导电图案SCP3的顶表面相同的水平高度处。第二后导电图案199的顶表面、第五层间绝缘层188的顶表面和第三源极导电图案SCP3的顶表面可彼此共面。贯通接触插塞TCP的顶表面可相对于基板10低于第一源极导电图案SCP1的顶表面。
例如，第一后导电图案195可包括钨和/或氮化钨。第二后导电图案199可包括诸如铝的金属。
数据存储图案DSP可包括顺序地层叠在垂直沟道孔CH的侧壁上的阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL。阻挡绝缘层BLK可与层叠结构ST或源极结构SC相邻，并且隧穿绝缘层TIL可与垂直半导体图案VSP相邻。电荷存储层CIL可插置在阻挡绝缘层BLK和隧穿绝缘层TIL之间。阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL可在层叠结构ST和垂直半导体图案VSP之间在第三方向D3上延伸。由垂直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差引起的Fowler-Nordheim隧穿现象可允许数据存储图案DSP存储和/或改变数据。例如，阻挡绝缘层BLK和隧穿绝缘层TIL可包括氧化硅，电荷存储层CIL可包括氮化硅或氮氧化硅。
第六层间绝缘层190可设置在第五层间绝缘层188上。第六层间绝缘层190可覆盖第三源极导电图案SCP3的顶表面和第五层间绝缘层188的顶表面。第六层间绝缘层190可包括暴露第二后导电图案199的顶表面的开口OP。例如，第六层间绝缘层190可包括氧化硅。
根据实施例，第二源极导电图案SCP2可设置在第一源极导电图案SCP1和第三源极导电图案SCP3之间。因此，可防止第三源极导电图案SCP3扩散到第一源极导电图案SCP1中并且在第三源极导电图案SCP3中形成空隙的现象。另外，第二源极导电图案SCP2和第三源极导电图案SCP3可设置在第一源极导电图案SCP1上，因此公共源极线CSL的厚度可增加，从而减少公共源极线CSL的噪声。因此，三维半导体存储器装置的电特性和可靠性可改进。
图8A、图11A、图12A、图13A和图14A是沿着图5的线I-I'截取的横截面图，并且示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。图8B、图11B、图12B、图13B和图14B是沿着图5的线II-II'截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
图9A和图10A是沿着图5的线III-III'截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。图9B和图10B是沿着图5的线IV-IV'截取的横截面图，示出根据本发明构思的实施例的三维半导体存储器装置的制造方法。
参照图8A和图8B，可在基板10上形成外围电路结构PS。形成外围电路结构PS可包括：在基板10内形成器件隔离层11；在由器件隔离层11限定的基板10的有源区域上形成外围晶体管PTR；以及形成电连接到外围晶体管PTR的外围接触插塞31、外围电路布线33、第一接合焊盘35和覆盖它们的第一层间绝缘层30。
第一接合焊盘35的顶表面可与第一层间绝缘层30的顶表面基本上共面。以下，“基本上共面”意指可执行平坦化工艺。例如，可通过化学机械抛光(CMP)工艺或回蚀工艺来执行平坦化工艺。
参照图9A和图9B，可提供载体基板100。例如，载体基板100可以是硅基板、硅锗基板、锗基板或生长在单晶硅基板上的单晶外延层。
可在载体基板100上交替地层叠第一层间绝缘层111和第一牺牲层121。此后，可形成穿过第一层间绝缘层111和第一牺牲层121的第二垂直沟道孔CH2，并且可在第二垂直沟道孔CH2中填充牺牲层。
第二垂直沟道孔CH2可部分地穿入载体基板100。
可在第二垂直沟道孔CH2上交替地层叠第二层间绝缘层112和第二牺牲层122。第一牺牲层121和第二牺牲层122可由与第一层间绝缘层111和第二层间绝缘层112的绝缘材料不同的绝缘材料形成。第一牺牲层121和第二牺牲层122可由能够相对于第一层间绝缘层111和第二层间绝缘层112以蚀刻选择性蚀刻的材料形成。例如，第一牺牲层121和第二牺牲层122可由氮化硅形成，第一层间绝缘层111和第二层间绝缘层112可由氧化硅形成。第一牺牲层121和第二牺牲层122中的每一个可具有基本上相同的厚度，并且第一层间绝缘层111和第二层间绝缘层112在一些区域中可具有不同的厚度。
此后，可穿过第二层间绝缘层112和第二牺牲层122形成第一垂直沟道孔CH1以暴露第二垂直沟道孔CH2中的牺牲层。第一垂直沟道孔CH1可在第三方向D3上与第二垂直沟道孔CH2交叠，并且可连接到第二垂直沟道孔CH2以形成垂直沟道孔CH。在通过第一垂直沟道孔CH1暴露的牺牲层被去除之后，可在垂直沟道孔CH中形成第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3。因此，可通过以下步骤来形成初步层叠结构STp：形成共形地设置在(覆盖)各个垂直沟道孔CH的内侧壁上的数据存储图案DSP和垂直半导体图案VSP；在由垂直半导体图案VSP围绕的空间中形成掩埋绝缘图案VI(例如，掩埋绝缘图案VI可在垂直半导体图案VSP的内壁上)；以及在由掩埋绝缘图案VI和数据存储图案DSP围绕的空间中形成导电焊盘PAD。第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3的顶表面可与最上一个第二层间绝缘层112的顶表面和第四层间绝缘层60的顶表面基本上共面。
可对包括交替地层叠的第一层间绝缘层111和第二层间绝缘层112以及第一牺牲层121和第二牺牲层122的初步层叠结构STp执行修整工艺。修整工艺可包括：在单元阵列区域CAR和单元阵列接触区域EXR中形成覆盖初步层叠结构STp的顶表面的一部分的掩模图案；通过掩模图案将初步层叠结构STp图案化；减小掩模图案的面积；以及通过面积减小的掩模图案将初步层叠结构STp图案化。减小掩模图案的面积和通过掩模图案将初步层叠结构STp图案化可交替地重复。修整工艺可允许第一层间绝缘层111和第二层间绝缘层112中的每一个的至少一部分暴露于外，并且可允许在单元阵列接触区域EXR中形成初步层叠结构STp的阶梯结构。初步层叠结构STp的阶梯结构可暴露载体基板100的顶表面的一部分。此后，可形成覆盖初步层叠结构STp的阶梯结构的第四层间绝缘层60。例如，第四层间绝缘层60可包括氧化硅。
参照图5、图10A和图10B，可形成覆盖第四层间绝缘层60的顶表面的第三层间绝缘层50。可形成穿过第三层间绝缘层50和初步层叠结构STp的至少一部分的第一沟槽TR1和第二沟槽TR2。第一沟槽TR1和第二沟槽TR2可从单元阵列区域CAR延伸到单元阵列接触区域EXR。第一沟槽TR1的深度可小于第二沟槽TR2的深度。第一沟槽TR1的底表面可位于比最上一个第一层间绝缘层111的顶表面更高的水平高度处。第二沟槽TR2的底表面可位于比第一垂直沟道结构至第三垂直沟道结构VS1、VS2和VS3的底表面更高的水平高度处。
可去除通过第一沟槽TR1和第二沟槽TR2暴露的第一牺牲层121和第二牺牲层122。例如，第一牺牲层121和第二牺牲层122的去除可使用氢氟酸(HF)和/或磷酸(H3PO4)溶液通过湿法蚀刻工艺执行。
可形成第一栅电极ELa和第二栅电极ELb以填充第一牺牲层121和第二牺牲层122被去除的空间。第一层间绝缘层111和第二层间绝缘层112可被称为第一层叠结构ST1和第二层叠结构ST2的第一层间绝缘层ILDa和第二层间绝缘层ILDb，结果，可形成包括第一层间绝缘层ILDa和第二层间绝缘层ILDb以及第一栅电极ELa和第二栅电极ELb的层叠结构ST。
可形成填充第一沟槽TR1的第一分离图案SP1和填充第二沟槽TR2的第二分离图案SP2。第一分离图案SP1和第二分离图案SP2的顶表面可与第三层间绝缘层50的顶表面基本上共面。
在单元阵列接触区域EXR中，可穿过第三层间绝缘层50形成与第一垂直沟道结构VS1和第二垂直沟道结构VS2的顶表面接触的位线接触插塞BLCP。可穿过第三层间绝缘层50和第四层间绝缘层60形成单元接触插塞CCP以在单元阵列接触区域EXR中与第一栅电极ELa和第二栅电极ELb的焊盘部分ELp接触。单元接触插塞CCP可穿过第一层间绝缘层ILDa和第二层间绝缘层ILDb的至少一部分。可在单元阵列接触区域EXR中形成穿过第三层间绝缘层50和第四层间绝缘层60的源极接触插塞DCP。源极接触插塞DCP可进一步穿入载体基板100的一部分。可在单元阵列接触区域EXR中形成穿过第三层间绝缘层50和第四层间绝缘层60的贯通接触插塞TCP。贯通接触插塞TCP可进一步穿入载体基板100的一部分。
单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP中的一些可一起形成。单元接触插塞CCP、源极接触插塞DCP和贯通接触插塞TCP的形成可包括用于形成穿透第三层间绝缘层50和第四层间绝缘层60的高纵横比孔的蚀刻工艺。
可在单元阵列区域CAR中在第三层间绝缘层50上形成与位线接触插塞BLCP接触的位线BL。可在单元阵列接触区域EXR中在第三层间绝缘层50上形成第一导线至第三导线CL1、CL2和CL3。
在第三层间绝缘层50上，可形成电连接到位线BL和第一导线CL1和第二导线CL2的连接接触插塞41、连接电路布线43、第二接合焊盘45和覆盖它们的第二层间绝缘层40。第二接合焊盘45的顶表面可与第二层间绝缘层40的顶表面基本上共面。因此，可在载体基板100上形成单元阵列结构CS。
参照图11A和图11B，可将通过参照图8A和图8B描述的方法形成在基板10上的外围电路结构PS耦合到形成在载体基板100上的单元阵列结构CS。详细地，单元阵列结构CS可附接在外围电路结构PS上，使得基板10的形成有外围电路结构PS的第一表面面向载体基板100的形成有单元阵列结构CS的第一表面。
载体基板100可设置在基板10上，使得单元阵列结构CS和外围电路结构PS面向彼此。外围电路结构PS的第一接合焊盘35可与单元阵列结构CS的第二接合焊盘45熔融以彼此接触。在第一接合焊盘35和第二接合焊盘45彼此接合之后，可去除载体基板100。例如，载体基板100的去除可包括顺序地执行的平坦化工艺、干法蚀刻工艺和湿法蚀刻工艺。当载体基板100被去除时，第一垂直沟道结构VS1的数据存储图案DSP可突出到最上一个第一层间绝缘层ILDa上。
然后，可去除从最上一个第一层间绝缘层ILDa突出的数据存储图案DSP的上部以暴露垂直半导体图案VSP的顶表面VT。可在暴露垂直半导体图案VSP的同时去除最上一个第一层间绝缘层ILDa的一部分。当载体基板100被去除时，贯通接触插塞TCP的上部和源极接触插塞DCP的上部可暴露。
参照图12A和图12B，可形成覆盖第四层间绝缘层60和最上一个第一层间绝缘层ILDa的初步第一源极导电图案PSCP1。例如，初步第一源极导电图案PSCP1可包括掺杂有n型掺杂剂的多晶硅。初步第一源极导电图案PSCP1可与暴露的垂直半导体图案VSP的上部接触。初步第一源极导电图案PSCP1可覆盖贯通接触插塞TCP的暴露的上部和源极接触插塞DCP的暴露的上部。
参照图13A和图13B，可去除初步第一源极导电图案PSCP1的一部分以暴露贯通接触插塞TCP的上部和源极接触插塞DCP的上部。结果，可形成第一源极导电图案SCP1。
参照图14A和图14B，可形成覆盖第四层间绝缘层60和第一源极导电图案SCP1的第一初步导电层PCL1。可形成第二初步导电层PCL2以覆盖第一初步导电层PCL1。例如，第一初步导电层PCL1可包括钨和/或氮化钨。第二初步导电层PCL2可包括诸如铝的金属。
再次参照图5、图6A和图6B，可对第一初步导电层PCL1和第二初步导电层PCL2执行图案化工艺以形成第二源极导电图案SCP2和第三源极导电图案SCP3、第一后导电图案195、以及第二后导电图案199。
详细地，可通过形成覆盖第二初步导电层PCL2的掩模图案并使用掩模图案作为蚀刻掩模将第一初步导电层PCL1和第二初步导电层PCL2图案化来形成第二源极导电图案SCP2、第三源极导电图案SCP3、第一后导电图案195和第二后导电图案199。第二源极导电图案SCP2和第三源极导电图案SCP3可通过一次图案化形成，因此第二源极导电图案SCP2的第二侧壁SW2和第三源极导电图案SCP3的第三侧壁SW3可彼此对齐。
根据本发明构思的制造方法，第二源极导电图案SCP2、第三源极导电图案SCP3、第一后导电图案195和第二后导电图案199可通过单个图案化工艺形成，从而简化制造工艺。
此后，可形成覆盖第四层间绝缘层60的第五层间绝缘层188。第五层间绝缘层188可覆盖第二源极导电图案SCP2的第二侧壁SW2、第三源极导电图案SCP3的第三侧壁SW3以及第一后导电图案195的侧壁和第二后导电图案199的侧壁。可形成覆盖第五层间绝缘层188和第三源极导电图案SCP3的第六层间绝缘层190。例如，第五层间绝缘层188和第六层间绝缘层190可由氧化硅形成。
根据本发明构思的实施例，第二源极导电图案可设置在第一源极导电图案和第三源极导电图案之间。因此，可防止第三源极导电图案扩散到第一源极导电图案中并且在第三源极导电图案中形成空隙的现象。另外，通过在第一源极导电图案上设置第二源极导电图案和第三源极导电图案，公共源极线的厚度可增加，因此公共源极线噪声可减少。因此，三维半导体存储器装置的电特性和可靠性可改进。
根据本发明构思的制造方法，第二源极导电图案和第三源极导电图案以及第一后导电图案和第二后导电图案可通过单个图案化工艺形成，从而简化工艺。
本文中，下侧、下部、下表面等用于表示关于附图的横截面朝着下结构或基板的方向，而上侧、上部、上表面等用于表示该方向的相反方向。然而，这些方向是为了说明方便而定义，权利要求不受如上所述定义的方向的特别限制。
在描述中组件“连接”到另一组件的含义包括通过中间层的间接连接以及在没有中间层或组件的情况下两个组件之间的直接连接。另外，“电连接”概念上包括物理连接和物理断开。可以理解，当元件用诸如“第一”和“第二”的术语称呼时，元件不受此限制。它们可仅用于将元件与其它元件相区分，并非限制元件的顺序或重要性。在一些情况下，在不脱离本文所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
本文所使用的术语“示例实施例”并非指同一示例实施例，而是提供以强调与另一示例实施例的特征或特性不同的特定特征或特性。然而，本文所提供的示例实施例被认为能够通过彼此全部或部分地组合来实现。例如，除非本文中提供相反或矛盾的描述，否则特定示例实施例中所描述的一个元件即使在另一示例实施例中未描述也可被理解为与另一示例实施例有关的描述。
本文所使用的术语仅是为了描述示例实施例而使用，并非限制本公开。在这种情况下，除非上下文另有解释，否则单数形式包括复数形式。
尽管上面描述了实施例，但本领域技术人员可理解，在不脱离所附权利要求中限定的本发明构思的精神和范围的情况下，进行许多修改和变化。因此，本发明构思的示例实施例应该在所有方面均被认为是例示性而非限制性的，本发明构思的精神和范围由所附权利要求指示。

Claims (20)

1.一种三维半导体存储器装置，包括：
基板；
外围电路结构，其位于所述基板上；以及
单元阵列结构，其位于所述外围电路结构上并且包括单元阵列区域和单元阵列接触区域，
其中，所述单元阵列结构包括：
层叠结构，其包括交替地层叠的层间绝缘层和栅电极；
第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在所述层叠结构上并且包括彼此不同的材料；以及
垂直沟道结构，其穿过所述层叠结构延伸到所述第一源极导电图案的下部中，
其中，所述第一源极导电图案、所述第二源极导电图案和所述第三源极导电图案从所述单元阵列区域延伸到所述单元阵列接触区域，并且
其中，所述垂直沟道结构包括与所述第一源极导电图案接触的垂直半导体图案。
2.根据权利要求1所述的三维半导体存储器装置，其中，所述第一源极导电图案包括掺杂多晶硅，并且
其中，所述第二源极导电图案包括钨和/或氮化钨。
3.根据权利要求2所述的三维半导体存储器装置，其中，所述第三源极导电图案包括铝。
4.根据权利要求1所述的三维半导体存储器装置，其中，所述第二源极导电图案和所述第三源极导电图案延伸到所述第一源极导电图案的侧壁上，并且
其中，所述第二源极导电图案的侧壁和所述第三源极导电图案的侧壁彼此对齐，所述第二源极导电图案的所述侧壁和所述第三源极导电图案的所述侧壁与所述第一源极导电图案的所述侧壁相对。
5.根据权利要求1所述的三维半导体存储器装置，还包括：
贯通接触插塞，其位于所述单元阵列接触区域上并与所述层叠结构间隔开；以及
第一后导电图案和第二后导电图案，其顺序地层叠在所述贯通接触插塞上，
其中，所述贯通接触插塞穿入到所述第一后导电图案中。
6.根据权利要求5所述的三维半导体存储器装置，其中，所述第一后导电图案包括钨和/或氮化钨层，并且
其中，所述第二后导电图案包括铝。
7.根据权利要求5所述的三维半导体存储器装置，其中，相对于所述基板，所述贯通接触插塞的顶表面低于所述第一源极导电图案的顶表面。
8.根据权利要求5所述的三维半导体存储器装置，其中，相对于所述基板，所述第一后导电图案的底表面与所述第二源极导电图案的最下表面处于相同的水平高度处。
9.根据权利要求8所述的三维半导体存储器装置，其中，相对于所述基板，所述第二后导电图案的顶表面与所述第三源极导电图案的顶表面处于相同的水平高度处。
10.根据权利要求1所述的三维半导体存储器装置，其中，所述垂直沟道结构还包括位于所述垂直半导体图案的外壁上的数据存储图案以及位于所述垂直半导体图案的内壁上的掩埋绝缘图案，并且
其中，相对于所述基板，所述垂直半导体图案的顶表面处于比所述数据存储图案的顶表面更高的水平高度处。
11.根据权利要求1所述的三维半导体存储器装置，其中，所述第三源极导电图案的厚度大于所述第二源极导电图案的厚度。
12.根据权利要求1所述的三维半导体存储器装置，其中，所述层叠结构包括第一层叠结构和第二层叠结构，
其中，所述单元阵列结构包括在所述第一层叠结构和所述第二层叠结构之间的分离图案，并且
其中，相对于所述基板，所述分离图案的顶表面处于比所述垂直沟道结构的顶表面更低的水平高度处。
13.一种三维半导体存储器装置，包括：
基板；
外围电路结构，其位于所述基板上；以及
单元阵列结构，其位于所述外围电路结构上并且包括单元阵列区域和单元阵列接触区域，
其中，所述单元阵列结构包括：
层叠结构，其包括交替地层叠的层间绝缘层和栅电极；
第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在所述层叠结构上并且包括彼此不同的材料；
垂直沟道结构，其穿透所述层叠结构并延伸到所述第一源极导电图案的下部中；
单元接触插塞，其电连接到所述单元阵列接触区域中的各个所述栅电极；
源极接触插塞，其位于所述单元阵列接触区域中；以及
导线，其电连接到所述单元接触插塞，
其中，所述第二源极导电图案具有延伸到所述第一源极导电图案的侧壁上的第一突起，并且
其中，所述源极接触插塞的顶表面与所述第一突起接触。
14.根据权利要求13所述的三维半导体存储器装置，其中，所述第一源极导电图案包括掺杂多晶硅，并且
其中，所述第二源极导电图案包括钨和/或氮化钨。
15.根据权利要求14所述的三维半导体存储器装置，其中，所述第三源极导电图案包括铝。
16.根据权利要求13所述的三维半导体存储器装置，其中，所述第三源极导电图案具有延伸到所述第一突起上的第二突起，并且
其中，相对于所述基板，所述源极接触插塞的顶表面低于所述第三源极导电图案的所述第二突起的底表面。
17.根据权利要求16所述的三维半导体存储器装置，其中，所述第一突起的侧壁和所述第二突起的侧壁彼此对齐。
18.根据权利要求13所述的三维半导体存储器装置，还包括：
贯通接触插塞，其位于所述单元阵列接触区域上并与所述层叠结构间隔开；以及
第一后导电图案和第二后导电图案，其顺序地层叠在所述贯通接触插塞上，
其中，所述贯通接触插塞穿入到所述第一后导电图案中。
19.根据权利要求13所述的三维半导体存储器装置，其中，所述垂直沟道结构包括电连接到所述第一源极导电图案的垂直半导体图案，
其中，所述垂直沟道结构还包括位于所述垂直半导体图案的外壁上的数据存储图案和位于所述垂直半导体图案的内壁上的掩埋绝缘图案，并且
其中，相对于所述基板，所述垂直半导体图案的顶表面处于比所述数据存储图案的顶表面更高的水平高度处。
20.一种电子系统，包括：
三维半导体存储器装置，其包括基板、位于所述基板上的外围电路结构以及位于所述外围电路结构上并且包括单元阵列区域和单元阵列接触区域的单元阵列结构；以及
控制器，其电连接到所述三维半导体存储器装置并且被配置为控制所述三维半导体存储器装置，
其中，所述单元阵列结构包括：
层叠结构，其包括交替地层叠的层间绝缘层和栅电极；
第一源极导电图案、第二源极导电图案和第三源极导电图案，其顺序地层叠在所述层叠结构上并且包括彼此不同的材料；
垂直沟道结构，其穿透所述层叠结构并延伸到所述第一源极导电图案的下部中；以及
源极接触插塞，其位于所述单元阵列接触区域中，
其中，所述第二源极导电图案具有延伸到所述第一源极导电图案的侧壁上的突起，并且
其中，所述源极接触插塞部分地穿入所述第二源极导电图案的所述突起。
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