JP2022522969A - スタックメモリアレイを有するメモリにおけるドライバ配置 - Google Patents

スタックメモリアレイを有するメモリにおけるドライバ配置 Download PDF

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Abstract

メモリは、複数レベルのメモリセルを有し得るスタックメモリアレイを有し得る。それぞれのレベルのメモリセルは、それぞれのアクセスラインに共通して結合され得る。複数のドライバがスタックメモリアレイの上側に在り得る。それぞれのドライバは、それぞれのアクセスラインに結合された導電性領域を備える単結晶半導体を有し得る。

Description

本開示は、一般に、メモリシステムなどの電子システム、より詳細には、スタックメモリアレイを有するメモリにおけるドライバ配置に関する。
メモリシステムは、コンピュータ、携帯電話、ハンドヘルド電子デバイスなどといった電子システムに実装され得る。ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアコントローラ（ｅＭＭＣ）デバイス、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイスなどといった一部のメモリシステムは、ホストからのホスト（例えば、ユーザ）データを格納するための不揮発性ストレージメモリを含み得る。不揮発性ストレージメモリは、電源が入っていないときに格納データを保持することによって永続的データを提供するものであり、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに、他のタイプのメモリの中でもとりわけ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、３次元クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラマブル導電メモリなどの抵抗変化型メモリを含み得る。
メモリは、ブロック、サブブロック、ストリングなどといったメモリセルのグループを含み得るメモリアレイを含み得る。いくつかの例では、メモリアレイは、３次元ＮＡＮＤメモリアレイなどの３次元メモリアレイと呼ばれ得るスタックメモリアレイであり得る。スタックメモリアレイにおける共通の位置の（例えば、共通の垂直レベルの）メモリセルは、例えば、メモリセル層と呼ばれることもあるメモリセルレベルを形成し得る。それぞれのレベルのメモリセルは、それぞれのレベルのワードラインなどのそれぞれの共通のアクセスラインに共通して結合することができる。いくつかの例では、それぞれのレベルのそれぞれのアクセスラインは、階段構造のステップを形成することができる。異なるレベルのメモリセルを直列に結合して、ソースに結合された選択トランジスタとビットラインなどのデータラインに結合された選択トランジスタの間に、直列結合メモリセルのストリング（例えば、ＮＡＮＤストリング）を形成することができる。
本開示のいくつかの実施形態による装置の図である。 本開示のいくつかの実施形態によるメモリの一部の図である。 本開示のいくつかの実施形態によるメモリの一部の図である。 本開示のいくつかの実施形態によるメモリの一部のトップダウン図である。 本開示のいくつかの実施形態による、図４Ａに関連する断面図である。 本開示のいくつかの実施形態による、図４Ａに関連する断面図である。 本開示のいくつかの実施形態による、図４Ａに関連する断面図である。 Ａ～Ｃは、本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態によるメモリの一部のトップダウン図である。 本開示のいくつかの実施形態によるメモリの一部のトップダウン図である。 図７Ａ及び７Ｂの線７Ｃ－７Ｃに沿って見た断面図である。 本開示のいくつかの実施形態によるメモリの一部のトップダウン図である。 本開示のいくつかの実施形態による、図８Ａに関連する断面図である。 本開示のいくつかの実施形態による、図８Ａに関連する断面図である。 本開示のいくつかの実施形態によるメモリの一部の断面図である。 本開示のいくつかの実施形態による装置のブロック図である。
ストリングドライバなどのドライバを使用して、プログラミング信号（例えば、プログラミング電圧）などのアクセス信号を、スタックアレイの特定のレベルのアクセスラインに選択的に供給して、アクセスラインに結合されたメモリセルにアクセスする（例えば、プログラムする）ことができる。メモリアレイのそれぞれのアクセスラインに結合されたそれぞれのストリングドライバが存在し得る。例えば、それぞれのストリングドライバは、それぞれのアクセスラインに対応するそれぞれのステップに結合させることができる。そのようなドライバは、アクセスライン（例えばワードライン）ドライバと呼ばれることがあることに留意されたい。様々な現在のアプローチは、それぞれのストリングドライバをアレイの下に配置し、スタックアレイの下に、アレイのそれぞれのレベルごとにそれぞれのストリングドライバが存在するようにしている。
より大容量なメモリの需要を満たすために、設計者は、メモリ密度（例えば、集積回路ダイの所与のベース領域におけるメモリセルの数）の向上に努めている。スタックアレイのメモリデバイスの密度を高める１つの方法は、メモリセルレベルの数を増やし、かくしてアクセスラインの数及びストリングドライバの数を増やすことである。しかしながら、スタックメモリアレイの下に、集積回路ダイのベース領域（例えばフットプリント）を増大させずにストリングドライバの数の増加に対応するための十分な余裕がない場合がある。さらに、メモリアレイの下にストリングドライバを配置すると、レベル数が増えるにつれて、スタックアレイにおけるルーティングがより複雑になり得る。
本開示は、スタックメモリアレイの下でストリングドライバの数の増加に対応するという問題に、ストリングドライバをメモリアレイの上に移動させることによって対処する。ドライバの各々は、それぞれのアクセスラインに結合された導電性領域を備えた単結晶半導体を有し得る。単結晶半導体は、ポリシリコンなどの多結晶半導体を通常用いる以前のアプローチと比較して、ドライバの抵抗及びドライバのリーク電流を低減するように機能することができる。例えば、多結晶半導体の使用に関連するより高い抵抗及びリーク電流は、ドライバのパフォーマンス、ひいてはドライバを用いるメモリのパフォーマンスを低下させ得る。
いくつかの例では、単結晶半導体は、形成されその後、様々な堆積技術を使用するなどによって、誘電体の表面上への単結晶半導体の形成を回避する転写技術を用いて、メモリアレイの上に在る誘電体の表面に転写される。例えば、誘電体上に単結晶半導体を形成することは難しい場合がある。
図１は、本開示のいくつかの実施形態によるメモリ１００（例えばＮＡＮＤメモリ）の一部といった装置の一部を示す。メモリ１００は、スタックＮＡＮＤメモリアレイなどのスタックメモリアレイ１０６を含み得る。アレイ１０６は、メモリセル領域１０１、及びメモリセル領域１０１に隣接する階段構造１０３を含み得る。
アレイ１０６は、図１の参照枠において、ｚ－方向（例えば、垂直方向）に導体１０４と交互になっている誘電体１０２のスタックを含み得る。半導体ピラーなどの半導体構造１０５は、メモリセル領域１０１のスタックをｚ－方向に通り抜け、半導体１０７の上面またはその中で停止する。選択トランジスタ１０８は、最上部の導体１０４に対応するレベルで各半導体構造１０５に隣接し得、選択トランジスタ１０９は、最下部の導体１０４に対応するレベルで各半導体構造１０５に隣接し得る。
メモリセル１１０は、最上部の導体１０４と最下部の導体１０４との間の導体１０４に対応するレベルで、各半導体構造１０５に隣接し得る。それぞれのレベルのメモリセル１１０は、それぞれのレベルの導体１０４に共通して結合されている。例えば、アレイ１０６のレベルのメモリセル１１０は、メモリセル層といったメモリセルレベルと呼ばれ得る。異なるレベルの半導体構造１０５に隣接するメモリセル１１０は、直列に結合されて、メモリセルのＮＡＮＤストリングといった、直列結合されたメモリセルのストリング（例えば、垂直ストリング）を形成することができる。
最上部の導体１０４及び最下部の導体１０４は、それぞれ、選択トランジスタ１０８及び１０９のゲートを形成するかまたはゲートに結合される選択ライン１１２であり得る。最上部の導体１０４と最下部の導体１０４との間の導体１０４は、ワードラインと呼ばれ得て、メモリセル１１０の制御ゲートを形成するかまたは制御ゲートに結合されるアクセスライン１１４であり得る。それぞれのレベルのメモリセル１１０は、それぞれのレベルのアクセスライン１１４に共通して結合されていることに留意されたい。
階段構造１０３は、隣接する誘電体１０２上にそれぞれの選択ライン１１２の一部を各々含み得る最上部のステップ１１６及び最下部のステップ１１６を含む。それぞれの接点１１８は、それぞれのステップ１１６のそれぞれの選択ライン１１２に結合されている。それぞれの接点１１８（例えば、垂直接点）は、それぞれのライン１２０によって起動回路に結合されている。データライン１２２は、データライン接点１２４によって半導体構造１０５に結合されている。
いくつかの例では、階段構造１０３は、隣接する誘電体１０２上にそれぞれのアクセスライン１１４の一部を各々が含み得る最上部のステップ１１６と最下部のステップ１１６との間にステップ１２７－１から１２７－Ｎを含む。それぞれの接点１２９（例えば、垂直接点）は、それぞれのステップ１２７のそれぞれのアクセスライン１１４に結合されている。例えば、アクセスライン１１４などのアクセスラインを含むステップ１２７などのステップは、アクセスラインステップと呼ばれ得る。
いくつかの例では、それぞれの接点１２９は、電界効果トランジスタ（ＦＥＴ）であり得て、階段構造１０３、ひいてはアレイ１０６の上側（例えば、上）にあるそれぞれのストリングドライバ１４０に結合されている。それぞれのストリングドライバ１４０は、本明細書中に開示される様々なストリングドライバであり得る。ストリングドライバは、アクセスライン１１４を、アクセスラインに共通して結合されたメモリセル１１０にアクセスするためにアクセス信号に選択的に結合させるように構成され得る。例えば、アクセス信号は、メモリセル１１０をプログラミングするためのプログラミング電圧などのプログラミング信号であり得る。
それぞれのストリングドライバ１４０は、階段構造１０３ひいてはアレイ１０６の上側（例えば、上）にあるそれぞれの単結晶半導体１３０（例えば、単結晶シリコン（Ｓｉ）、単結晶シリコンゲルマニウム（ＳｉＧｅ）、単結晶ゲルマニウム（Ｇｅ）などの）を含み得る。例えば、これは、階段構造１０３ひいてはアレイ１０６の上側に在り得、ストリングドライバ１４０と半導体１０７との間に在り得る。それぞれのストリングドライバ１４０は、それぞれの単結晶半導体１３０の上に形成されかつ結合されたゲート（図１には示さず）を含み得る。それぞれの接点１２９は、それぞれの単結晶半導体１３０に形成することができるソース／ドレイン（図１には示さず）などの導電性領域に結合することができる。いくつかの例では、それぞれの単結晶半導体１３０は、それぞれのステップ１２７の真上に在り（例えば、それぞれのステップ１２７の垂直上方にありかつそれぞれのステップ１２７と水平に整列され）得、メモリセル領域１０１及び階段構造１０３の上に形成され得る誘電体（図１には示さず）の上に形成され得る。
単結晶半導体１３０は、図１の参照枠においてｘ－方向に分布し、ｙ－方向に延在することに留意されたい。いくつかの例では、ゲートは、ｘ－方向に延在しかつｘ－方向に分布する単結晶半導体１３０に共通して結合し得る。
本明細書中でさらに論じられるように、各単結晶半導体１３０は、ストリングドライバがアレイの上側に在るように、少なくとも１つのストリングドライバの一部を形成し得る。例えば、ストリングドライバは、それぞれの単結晶半導体１３０の上に形成された制御ゲート（図１には示さず）を含み得る。ストリングドライバは、アクセスライン１１４を、アクセスラインに共通して結合されたメモリセル１１０にアクセスするためにアクセス信号に選択的に結合させるように構成され得る。例えば、アクセス信号は、メモリセル１１０をプログラミングするためのプログラミング電圧などのプログラミング信号であり得る。
他の例では、それぞれの単結晶半導体１３０は、それぞれの接点１２９に結合され得るライン１２０（図１には示さず）などのそれぞれのラインで置き換えることができ、それぞれのステップ１２７に結合されたそれぞれのラインが存在するようにすることができる。それぞれのステップ１２７に結合されたそれぞれのラインは、メモリセル領域１０１の真上に形成され得るそれぞれのストリングドライバ（図１には示さず）に結合され得る。例えば、ストリングドライバは、データライン１２２の上に形成される場合がある。
アレイ１０６は、サブブロックと呼ばれることもある、メモリセル１１０のブロック１３５に分割することができる。例えば、メモリセルのブロックは、一般に消去されるメモリセルのグループを指し得る。誘電体（図１には示さず）を開口１３７に形成して、ブロック１３５を互いから電気的に絶縁することができる。ブロック１３５は、図１の参照枠においてｙ－方向に分布していることに留意されたい。
図２は、本開示のいくつかの実施形態によるメモリ１００であり得るメモリ２００の一部を示す。メモリ２００は、アレイ１０６であり得るスタックメモリアレイ２０６の上にストリングドライバ２４０を含み得る。アレイ２０６は、半導体２０７の上に存在し得る論理回路２４２の上に在り得る。例えば、ストリングドライバ２４０は、本明細書中に開示される様々なストリングドライバであり得る。いくつかの例では、メモリ２００の動作を容易にすることができる、アレイ２０６の下（例えば、半導体２０７の下）の追加の論理回路が在り得る。
ストリングドライバ２４０は約３０ボルトで動作し得るので、ストリングドライバ２４０は高電圧ストリングドライバと呼ぶことができ、論理回路２４２は約３ボルトで動作し得るので、論理回路２４２は低電圧論理回路と呼ぶことができる。いくつかの例では、ストリングドライバ２４０は、単結晶半導体１３０などの単結晶半導体を含み得る。論理回路２４２は、ストリングドライバ２４０を起動するために、ストリングドライバ２４０のゲートに結合することができる。いくつかの例では、論理回路２４２は、相補型金属酸化膜半導体（ＣＭＯＳ）回路を含み得る。
図３は、本開示のいくつかの実施形態による、メモリ１００であり得るメモリ３００の一部を示す。メモリ３００は、アレイ１０６であり得るスタックメモリアレイ３０６の上に、高電圧ストリングドライバなどのストリングドライバ３４０を含み得る。いくつかの例では、ストリングドライバ３４０は、単結晶半導体１３０などの単結晶半導体を含み得る。低電圧ＣＭＯＳ回路などの論理回路３４２は、ストリングドライバ３４０と同じレベルにあり得て、メモリアレイ３０６の上に在り得る。論理回路３４２は、ストリングドライバ３４０を起動するために、ストリングドライバ３４０の制御ゲートに結合することができる。
図４Ａは、本開示のいくつかの実施形態による、本明細書中で説明される様々なメモリであり得るメモリ４００の一部のトップダウン図である。図４Ｂから４Ｄは、本開示のいくつかの実施形態による、図４Ａに関連する様々な断面図である。図４Ｂは、図４Ａの線４Ｂ－４Ｂに沿って見たｙ－ｚ平面の断面図である。図４Ｃは、図４Ａの線４Ｃ－４Ｃに沿って見たｘ－ｚ平面の断面図である。図４Ｄは、図４Ａの線４Ｄ－４Ｄに沿って見たｘ－ｚ平面の断面図である。
図４Ａでは、メモリセル領域４０１のブロック４３５－１及び４３５－２は、それぞれ、それぞれの階段構造４０３－１及び４０３－２に対応する。例えば、ブロック４３５－１及び４３５－２は、それぞれ階段構造４０３－１及び４０３－２に結合させることができる。階段構造４０３－１及び４０３－２は各々、図４Ｃ及び４Ｄに示されるように、それぞれアクセスライン４１４－（Ｎ－２）から４１４－Ｎを含むステップ４２７－（Ｎ－２）から４２７－Ｎを含む。それぞれのアクセスライン４１４－（Ｎ－２）から４１４－Ｎの各々は、それぞれの誘電体４０２の上に在る。それぞれのアクセスライン４１４－（Ｎ－２）から４１４－Ｎの各々は、それぞれのブロック４３５のそれぞれのレベルのメモリセルに共通して結合されている。
ストリングドライバ４４０－（Ｎ－２）から４４０－Ｎは、階段構造４０３－２の場合を図４Ｄに示すように、階段構造４０３－１及び４０３－２の真上に在り得て、階段構造４０３－１及び４０３－２の各々のステップ４２７－（Ｎ－２）から４２７－Ｎの真上にそれぞれ在り得る。ストリングドライバ４４０－（Ｎ－２）から４４０－Ｎの各々は、単結晶半導体を含み得る。例えば、ストリングドライバ４４０－（Ｎ－２）から４４０－Ｎは、それぞれ、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの一部を含み得る。
ストリングドライバ４４０の各々は、そのそれぞれの単結晶半導体４３０に、それぞれのステップ４２７のそれぞれのアクセスライン４１４に結合されたそれぞれのソース／ドレイン４４４などのそれぞれの導電性領域を含み得る。例えば、図４Ｃに示されるように、それぞれストリングドライバ４４０－（Ｎ－２）から４４０－Ｎの単結晶半導体４３０－（Ｎ－２）から４３０－Ｎは、アクセスライン４１４－（Ｎ－２）から４１４－Ｎにそれぞれ結合されたソース／ドレイン４４４ー（Ｎ－２）から４４４－Ｎを含む。
それぞれのストリングドライバ４４０の各々は、そのそれぞれの単結晶半導体４３０に、それぞれのストリングドライバ４４０の起動に応じてそれぞれのアクセスラインに選択的に結合され得るアクセス信号を受信するように結合され得るそれぞれのソース／ドレイン４４５を含み得る。例えば、図４Ｂに示すように、ソース／ドレイン４４５は、隣接するストリングドライバ４４０－Ｎなどの隣接するストリングドライバに共通し得る。かくして、隣接するストリングドライバは、ソース／ドレイン４４５を共有し得る。ソース／ドレイン４４５は階段構造４０３－１と４０３－２の間、かくしてブロック４３５－１と４３５－２との間に在り得ることに留意されたい。いくつかの例では、ストリングドライバ４４０は、電界効果トランジスタ（ＦＥＴ）であり得る。
図４Ａ、４Ｂ、及び４Ｄに示されるように、それぞれのストリングドライバ４４０の各々は、共通のゲート４４７の一部を含み得る。例えば、それぞれのブロック４３５－１及び４３５－２の各々のストリングドライバ４４０－（Ｎ－２）から４４０－Ｎは、それぞれのゲート４４７に共通して結合され得る。図４Ｂ及び４Ｄに示されるように、それぞれのゲート４４６の一部は、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの上に在り（例えば、直接物理接触し）かつそれらに共通し得るそれぞれのゲート誘電体４４８（例えば、ゲート酸化物）に隣接し（例えば、上に在り）得る。例えば、ゲート４４７は、ゲート誘電体４４８に結合され得る（例えば、直接物理接触によって）。
ストリングドライバ４４０－Ｎ、単結晶半導体４３０－Ｎ、ならびにソース／ドレイン４４４－Ｎ及び４４５の場合を図４Ｂに示すように、それぞれのストリングドライバ４４０の各々は、そのそれぞれの単結晶半導体４３０に、ソース／ドレイン４４４と４４５との間に、チャネル領域４４９を含み得る。ゲート誘電体４４８は、チャネル領域４４９の上に（例えば、直接物理接触して）在り得る。ストリングドライバ４４０の起動に応じて、チャネル領域４４９に導電性チャネルを形成することができる。
ソース／ドレイン４４４及び４４５は、Ｎ＋導電性レベルを有するように導電的にドープされ得る。いくつかの例では、チャネル領域４４９と、図４Ｂのソース／ドレイン４４４－Ｎなどのソース／ドレイン４４４との間に、それぞれの単結晶半導体４３０の部分４５０が在る。導電性領域４５１（例えば、Ｎ－導電性インプラント）は、チャネル領域４４９とソース／ドレイン４４５との間のそれぞれの単結晶半導体４３０の一部に、その部分をＮ＋導電性レベルよりも低い導電性レベルを有するＮ－導電性レベルを有するようにドーピングすることによって、形成することができる。
単結晶半導体４３０－（Ｎ－２）から４３０－Ｎは、階段構造４０３－１及び４０３－２の真上に在り、階段構造４０３－２の場合を図４Ｄに示すように、それぞれ階段構造４０３－１及び４０３－２のステップ４２７－（Ｎ－２）から４２７－Ｎの真上に在る。図４Ｂから４Ｄに示されるように、酸化物、窒化物などであり得る誘電体４５６は、階段構造４０３－１及び４０３－２の各々に隣接して（例えば、上に）形成され得る。次に、酸化物、窒化物などであり得る誘電体４５８は、誘電体４５６の上に形成され得る。かくして、誘電体４５８は、図４Ｂから４Ｄに示されるように、階段構造４０３－１及び４０３－２の真上にあり得る。いくつかの例では、誘電体４５８は、メモリセル領域４０１（図４Ａから４Ｄには示さず）の上に延在し得る。例えば、誘電体４５８は、図１のデータライン１２２の上に在り得る（図１には示さず）。
単結晶半導体４３０－（Ｎ－２）から４３０－Ｎは、誘電体４５８の上に在りかつそれに取り付けられている。例えば、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎは、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎが誘電体４５８より上側に在るように、誘電体４５８の上面と直接物理接触して結合され得る。ゲート誘電体４４８は、図４Ｂ及び４Ｄに示されるように、ゲート誘電体４４８が単結晶半導体４３０－（Ｎ－２）から４３０－Ｎに共通して結合されるように、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの上に形成される。例えば、ゲート誘電体４４８は、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの各々と直接物理接触し得る。ゲート誘電体４４８は、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの各々の上面及び側面に隣接するように単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの各々の一部を包み得ることに留意されたい。
図４Ｂ及び４Ｄに示されるように、ゲート４４７は、ゲート誘電体４４８に隣接し得る。ゲート４４７は、ゲート誘電体４４８を介して単結晶半導体４３０－（Ｎ－２）から４３０－Ｎの各々に共通して結合されている。いくつかの例では、ゲート４４７は、論理回路２４２または３４２などの論理回路に結合されて、起動信号などの制御信号を受信し、それに共通して結合されたストリングドライバ４４０を起動することができる。
それぞれの接点４６０は、それぞれのソース／ドレイン４４５に、例えばそれぞれのソース／ドレイン４４５の上面に結合され得る。かくして、接点４６０は、階段構造４０３－１と４０３－２のステップとの間、ひいてはブロック４３５－１と４３５－２との間に在り得る。いくつかの例では、接点４６０は、アクセス信号を受信するように結合され得る。
それぞれの（例えば、垂直な）接点４６４は、図４Ｂ及び４Ｃのそれぞれのソース／ドレイン４４４－（Ｎ－２）から４４４－Ｎの各々といったそれぞれのソース／ドレイン４４４を形成され得る。例えば、それぞれの接点４６４は、誘電体４５８の一部を通り得て、誘電体４５６の上面に（例えば、直接物理接触して）形成されたそれぞれの導電性オフセット４６６などのそれぞれの導体に結合され得る（例えば、直接物理接触によって）。
それぞれの導電性プラグ４６８などのそれぞれの導体は、それぞれの導電性オフセット４６６を、それぞれのアクセスライン４１４－（Ｎ－２）から４１４－Ｎの各々に結合することができる。例えば、それぞれの（例えば、垂直な）導電性プラグ４６８は、それぞれのアクセスライン４１４及びそれぞれの導電性オフセット４６６に（例えば、直接物理接触によって）結合され得て、誘電体４５６を通り得る。
それぞれの導電性オフセット４６６は、それぞれの接点４６４からそれぞれの導電性プラグ４６８まで、誘電体４５６の上面の上をｚ－方向に対して横方向に（例えば、ｘ－方向に）延在し得る横方向オフセットであり得、それにより、それぞれの接点４６４は、それぞれの導電性プラグ４６８から横方向にオフセットされ得ることに留意されたい。いくつかの例では、それぞれの接点４６４、それぞれの導電性オフセット４６６、及びそれぞれの導電性プラグ４６８は、それぞれのソース／ドレイン４４４をそれぞれのアクセスライン４１４、ひいてはそれぞれのステップ４２７に結合させるそれぞれの導体と総称され得る。
図５Ａから５Ｃは、本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する様々な図である。いくつかの例では、図５Ａから５Ｃと併せて説明される処理は、単結晶シリコンなどの単結晶半導体が形成されその後誘電体の表面に転写され得る転写技術と称され得る。例えば、単結晶半導体を（例えば、様々な堆積技術を用いて）誘電体と接触して形成することは困難であり得る。
図５Ａでは、水素（Ｈ２）が単結晶半導体５３０に注入されて、単結晶バルク半導体５３０に水素注入部５７０を形成する。図５Ｂでは、水素注入部５７０を含む単結晶バルク半導体５３０は、階段構造１０３、４０３－１または４０３－２であり得る階段構造５０３の上に形成された、誘電体４５８であり得る誘電体５５８に結合されている（例えば、取り付けられている）。例えば、単結晶バルク半導体５３０は、反転され、その後、単結晶バルク半導体５３０を誘電体５５８の上面と直接物理接触して結合させることによって誘電体５５８に取り付けられ得る。
単結晶バルク半導体５３０が誘電体５５８に接合された後、図５Ｂの構造はアニールされて（例えば、約４００℃で）、水素を除去し、水素除去部位に比較的脆弱な（例えば、脆い）領域を生成する。図５Ｃでは、単結晶バルク半導体５３０は、脆弱な領域で劈開され、単結晶バルク半導体５３０の一部を誘電体５３０に結合された状態とする。単結晶半導体を誘電体と接触して形成することは困難であり得、この理由から、例えば、図５Ａから５Ｃに記載のプロセスにしたがって単結晶半導体５３０が形成されその後誘電体５５８に結合されることに留意されたい。
図６Ａから６Ｉは、本開示のいくつかの実施形態による、メモリの形成に関連する処理の特定の段階に対応する様々な図である。図６Ａは、処理の特定の段階に対応するｘ－ｚ平面またはｙ－ｚ平面の断面であり得る。いくつかの例では、処理段階は、いくつかのサブステップを有し得るいくつかのステップを含み得る。
図６Ａでは、本明細書中に開示される様々なメモリアレイであり得るスタックメモリアレイ６０６が形成される。誘電体４５８または５５８であり得る誘電体６５８が、メモリアレイ６０６の上側に形成され得る。単結晶半導体５３０であり得る単結晶半導体６２９（例えば、単結晶シリコン）が、単結晶半導体６２９が誘電体６５８の上面の上側に在る（例えば、直接物理接触する）ように、誘電体６５８の上面に取り付けられ得る（例えば、図５Ａから５Ｃと併せて先に説明したように）。例えば、単結晶半導体６２９を誘電体６５８の上面に形成することに関連する困難を回避するために、単結晶半導体６２９は、形成されその後、図５Ａから５Ｃに併せて説明された転写技術を用いて誘電体６５８の上面に転写され得る。
図６Ｂは、図６Ａに対応する処理の段階に続く処理の特定の段階に対応するｘ－ｚ平面の断面図である。例えば、マスク（例えば、フォトレジスト）は、図６Ａの半導体６２９の上に形成され、除去のために半導体６２９の一部を露出するようにパターン化され得る。その後、その一部は（例えば、エッチングによって）除去され得、それぞれ単結晶半導体４３０－（Ｎ－２）から４３０－Ｎであり得る単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎを形成するように誘電体６５８の上面で停止する。
図６Ｃは、図６Ｂに対応する処理の段階に続く処理の特定の段階に対応するｘ－ｚ平面の断面図である。図６Ｄは、図６Ｃの処理の特定の段階に対応する、図６Ｃの線Ｄ－Ｄのいずれか１つに沿って見たｙ－ｚ平面の断面図である。かくして、参照番号６３０は、図６Ｄ及び後続の図でｙ－ｚ平面において単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々またはいずれかを一般に指すように用いることができる。図６Ｃ及び６Ｄの構造は、例えば、同時に形成することができる。
図６Ｃ及び６Ｄでは、ゲート誘電体４４８であり得るゲート誘電体６４８などの誘電体が、図６Ｃ及び６Ｄの構造の上に同時に形成される。例えば、ゲート誘電体６４８は、単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の上に形成され得、単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の上面及び側面に隣接するように単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の一部の周りを包み得る。
次に、ポリシリコンなどの導体６７２が、導体６７２が単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の一部の周りを包むように、図６Ｃ及び６Ｄで同時にゲート誘電体６４８の上に（例えば、直接物理接触で）形成される。例えば、導体６７２は、半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの上面及び側面に隣接するゲート誘電体６４８の上面及び側面に隣接し得る。
次に、金属などの導体６７３が、導体６７３が単結晶セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の一部の周りを包むように、図６Ｃ及び６Ｄで同時に導体６７２の上に（例えば、直接物理接触で）形成される。例えば、導体６７３は、ゲート誘電体６４８の上面及び側面に隣接する導体６７２の上面及び側面に隣接し得る。いくつかの例では、導体６７２及び導体６７３は、ゲート４４７であり得るゲート６４７を集合的に形成し得る。
次に、誘電体６５８と異なり得る誘電体６７４が、誘電体６７４が半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々の一部の周りを包むように、図６Ｃ及び６Ｄで同時に導体６７３の上に（例えば、直接物理接触で）形成される。例えば、誘電体６７４は、ゲート導体６７３の上面及び側面に隣接する導体６７３の上面及び側面に隣接し得る。いくつかの例では、誘電体６７４は、誘電体６５８が酸化物であるときは窒化物であり得、誘電体６５８が窒化物であるときは酸化物であり得る。
図６Ｅは、図６Ｃ及び６Ｄに対応する処理の段階に続く処理の特定の段階に対応する、図６Ｃの線Ｄ－Ｄのいずれかに沿って見た、ｙ－ｚ平面の断面図である。例えば、マスク（例えば、フォトレジスト）は、図６Ｄの誘電体６７４の上に形成され、除去のために誘電体６７４、導体６７３、及び導体６７２の一部を露出するようにパターン化され得る。その後、誘電体６７４、導体６７３、及び導体６７２の一部は（例えば、エッチングによって）除去され得、ゲート誘電体６４８の一部が単結晶半導体セグメント６３０の上に残るようにゲート誘電体６４８で停止する。
除去プロセスは、ゲート誘電体６４８、ゲート誘電体６４８の上の導体６７２、導体６７２の上の導体６７３、及び導体６７３の上の誘電体６７４を含むスタック６７５を、単結晶半導体セグメント６３０の上に形成する。その後、誘電体スペーサ６７７が、スタック６７７の（例えば、垂直な）側面に形成される。例えば、誘電体スペーサ６７７は、誘電体６７４、導体６７３、及び導体６７２、ならびにゲート誘電体６４８の一部の（例えば、垂直な）側面に形成され得る。いくつかの例では、誘電体スペーサ６７７は、誘電体６７４と同じ誘電体であり得る。スペーサ６７７は、後続の処理段階における単結晶半導体セグメント６３０における自己整合導電性インプラントの形成を容易にし得る。
図６Ｆは、図６Ｅに対応する処理の段階に続く処理の特定の段階に対応する、図６Ｃの線Ｄ－Ｄのいずれかに沿って見た、ｙ－ｚ平面の断面図である。図６Ｆでは、誘電体６７４及び誘電体スペーサ６７７は、スタック６７５を保護するマスクとして機能し、保護されていないゲート誘電体６４８の一部は、単結晶半導体セグメント６３０から除去される。その後、導電性領域４５１であり得る導電性領域６５１（例えば、Ｎ－導電性インプラント）が、単結晶半導体セグメント６３０に埋め込まれる。例えば、導電性領域６５１は、スペーサ６７７により自己整合し得る。
図６Ｇは、図６Ｆに対応する処理の段階に続く処理の特定の段階に対応する、図６Ｃの線Ｄ－Ｄのいずれかに沿って見た、ｙ－ｚ平面の断面図である。図６Ｇでは、マスク要素６７９（例えば、フォトレジストの）が、スタック６７５及び導電性領域６５１の一部の上に形成される。その後、ソース／ドレイン４４４及びソース／ドレイン４４５であり得るソース／ドレイン６４４及びソース／ドレイン６４５（例えば、Ｎ＋ソース／ドレイン）が、マスク要素６７９によって覆われていない導電性領域６５１の一部に埋め込まれ、マスク要素６７９によって覆われていない導電性領域６５１の一部の基礎となる、単結晶半導体セグメント６３０の一部に延在する。チャネル領域４４９であり得るチャネル領域６４９は、マスク要素によって覆われている導電性領域６５１の一部同士の間、ひいてはソース／ドレイン６４４とソース／ドレイン６４５との間に在り得る。
ストリングドライバ４４０であり得る図６Ｇの隣接するストリングドライバ６４０は各々、それぞれのソース／ドレイン６４４及び共有ソース／ドレイン６４５を含む単結晶半導体セグメント６３０のそれぞれの部分と、それぞれのチャネル領域６４９の真上のスタック６７５を含み得る。それぞれのストリングドライバ６４０は、それぞれのチャネル６４９とそれぞれのソース／ドレイン６４４との間のそれぞれの導電性領域６５１と、それぞれのチャネル６４９とソース／ドレイン６４５との間のそれぞれの導電性領域６５１とを含み得る。
図６Ｈは、図６Ｇに対応する処理の段階に続く処理の特定の段階に対応するｘ－ｚ平面の断面図である。図６Ｉは、図６Ｈの処理の特定の段階に対応する、図６Ｈの線Ｉ－Ｉのいずれか１つに沿って見た、ｙ－ｚ平面の断面図である。かくして、参照番号６３０は、図６Ｉで、単結晶半導体セグメント６３０－（Ｎ－２）から６３０－Ｎの各々またはいずれかを一般に指すために用いることができる。図６Ｈ及び６Ｉの構造は、例えば、同時に形成することができる。
スピンオン誘電体などの誘電体６８１は、図６Ｈの誘電体６７４の上にかつ図６Ｉのストリングドライバ６４０の上に同時に形成され得る。その後、誘電体６８１の一部を、誘電体６８１の上面が誘電体６７４の最上面と同一平面上に在るように、化学的機械的平坦化（ＣＭＰ）などによって除去することができる。
次に、テトラエチルオルトシリケート（ＴＥＯＳ）、酸化物などといった誘電体６８３を、誘電体６８１の上面及び誘電体６７４の最上面の上に形成することができる。マスク（図示せず）は、誘電体６８３の上に形成され、除去のために誘電体６８３及び誘電体６８１の一部を露出させるようにパターン化され得る。その後、その一部は（例えば、エッチングによって）除去されて、導体６７３及びソース／ドレイン６４５でまたはその中で停止し得る開口を形成することができる。
接点４６０であり得る導電性接点６６０は、接点６６０がソース／ドレイン６４５と直接物理接触するように、ソース／ドレイン６４５でまたはその中で停止し得る開口に形成され得る。導電性接点６８４は、接点６８４が導体６７３と直接物理接触するように、導体６７３でまたはその中で停止し得る開口に形成され得る。次に、導電線６８５及び６８６は、誘電体６８３の上に、それぞれ接点６６０及び６８４と直接物理接触するように形成され得る。導電線６８５は、アクセス信号をストリングドライバ６４０にソース／ドレイン６４５を介して供給するように構成された回路に結合され得る。導電線６８６は、制御信号を導体６７３に、ひいてはゲート６４７に供給するように構成された論理回路２４２または３４２などの論理回路に結合されて、それに共通して結合されたストリングドライバ６４０を起動し得る。
いくつかの例では、ソース／ドレイン６４４は、図４Ｂ及び４Ｃと併せて前述したように、それぞれの階段構造のステップのアクセスラインに結合され得る。図６Ｈは図４Ｄに対応し得、図６Ｉは図４Ｂに対応し得ることに留意されたい。
図７Ａは、本開示のいくつかの実施形態による、メモリ１００などの本明細書中で開示される様々なメモリであり得るメモリ７００Ａの一部のトップダウン図である。図７Ｂは、本開示のいくつかの実施形態による、本明細書中で開示される様々なメモリであり得るメモリ７００Ｂの一部のトップダウン図である。図７Ｃは、図７Ａ及び７Ｂの線７Ｃ－７Ｃのいずれかに沿って見たｘ－ｚ平面の断面図である。
メモリ７００Ａ及び７００Ｂはそれぞれ、ブロック４３５－１及び４３５－２それぞれの階段構造４０３－１及び４０３－２などの階段構造の真上に在り得るそれぞれのストリングドライバ７４０Ａ及び７４０Ｂを含む。ストリングドライバ７４０Ａの一方またはストリングドライバ７００Ｂの一方は、階段構造４０３－１などのそれぞれの階段構造のステップの真上に在りかつ結合され得、ストリングドライバ７４０Ａの他方またはストリングドライバ７４０Ｂの他方は、階段構造４０３－２などの別のそれぞれの階段構造のステップの真上に在りかつ結合され得る。
ストリングドライバ７４０Ａはそれぞれ、単結晶半導体４３０、単結晶半導体５３０、または単結晶半導体セグメント６３０であり得る単結晶半導体７３０Ａのそれぞれの部分に形成されたそれぞれのグループの単結晶半導体フィン７８８Ａ（例えば、単結晶シリコンフィン）を含み得る。それぞれのゲート７４７は、フィン７８８Ａのそれぞれのグループの上に在り得る。例えば、それぞれのゲート７４７によって覆われている単結晶半導体フィン７８８Ａのそれぞれのグループのそれぞれの部分は、それぞれのチャネル領域７４９であり得る。
それぞれのストリングドライバ７４０Ａは、ソース／ソースドレイン４４４に類似し得て、それぞれの階段構造のステップに結合され得るそれぞれのソース／ドレイン７４４Ａ（例えばＮ＋ソース／ドレイン）を含み得る。例えば、それぞれの接点７９０は、それぞれのソース／ドレイン７４４Ａをそれぞれの階段構造のステップに結合することができる。それぞれの接点７９０は、それぞれのソース／ドレイン７４４Ａの下に在り得ることに留意されたい。
ソース／ドレイン４４５と類似し得て、それぞれのストリングドライバ７４０Ａに共通し得る（例えば共有される）ソース／ドレイン７４５Ａ（例えば、Ｎ＋ソース／ドレイン）は、フィン７８８Ａのそれぞれのグループの間に在り得る。接点７９２は、ソース／ドレイン７４５Ａを、それぞれのストリングドライバ７４０Ａの起動の際、アクセス信号をソース／ドレイン７４５Ａに、ひいては、それぞれのストリングドライバ７４０Ａに結合されたそれぞれのステップに供給するように構成されている回路に結合することができる。接点７９２はソース／ドレイン７４５Ａの上側に在り得ることに留意されたい。
いくつかの例では、それぞれの導電性領域７９３Ａ（例えば、Ｎ－領域）は、それぞれのゲート７４７とそれぞれのソース／ドレイン７４４Ａとの間に在り得る。例えば、それぞれの領域７９３Ａのフィン７８８Ａの一部を含むそれぞれの導電性領域７９３Ａは、導電的にドープされ得る（例えば、Ｎ－導電性に）。いくつかの例では、それぞれの導電性領域７９４Ａ（例えば、Ｎ－領域）は、それぞれのゲート７４７とソース／ドレイン７４５Ａとの間に在り得る。例えば、それぞれの領域７９４Ａのフィン７８８Ａの一部を含むそれぞれの導電性領域７９４Ａは、導電的にドープされ得る（例えば、Ｎ－導電性に）。
図７Ｂでは、単結晶半導体フィン７８８Ｂのグループが、単結晶半導体４３０、単結晶半導体５３０、または単結晶半導体セグメント６３０であり得る単結晶半導体７３０Ｂに形成される。ストリングドライバ７４０Ｂは、それぞれ、単結晶半導体フィン７８８Ｂのグループのそれぞれの部分を含み得る。例えば、単結晶半導体フィン７８８Ｂのグループは、ストリングドライバ７４０Ｂに共通であり得る。それぞれのストリングドライバ７４０Ｂのそれぞれのゲート７４７は、単結晶半導体フィン７８８Ｂのグループのそれぞれの部分の上に在り得る。例えば、それぞれのゲート７４７によって覆われている単結晶半導体フィン７８８Ｂのそれぞれの部分は、それぞれのチャネル領域７４９であり得る。
それぞれのストリングドライバ７４０Ｂは、ソース／ソースドレイン４４４に類似し得て、それぞれの階段構造のステップに結合され得るそれぞれのソース／ドレイン７４４Ｂ（例えば、Ｎ＋ソース／ドレイン）を含み得る。例えば、それぞれのソース／ドレイン７４４Ｂは、フィン７８８Ｂのグループのそれぞれの部分が導電的にドープされる（例えば、Ｎ＋導電性に）ような、フィン７８８Ｂのグループのそれぞれの部分を含み得る。それぞれの接点７９０は、それぞれのソース／ドレイン７４４Ｂをそれぞれの階段構造のステップに結合することができる。それぞれの接点７９０はそれぞれのソース／ドレイン７４４Ｂの下に在り得ることに留意されたい。
ソース／ドレイン４４５と類似し得て、それぞれのストリングドライバ７４０Ｂに共通し得る（例えば共有される）ソース／ドレイン７４５Ｂ（例えば、Ｎ＋ソース／ドレイン）は、それぞれの制御ゲート７４６の間に在り得る。接点７９２は、ソース／ドレイン７４５Ｂを、それぞれのストリングドライバ７４０Ｂの起動の際、アクセス信号をソース／ドレイン７４５Ｂに、ひいては、それぞれのストリングドライバ７４０Ｂに結合されたそれぞれのステップに供給するように構成されている回路に結合することができる。例えば、ソース／ドレイン７４５Ｂは、フィン７８８Ｂのグループのそれぞれの部分が導電的にドープされる（例えば、Ｎ＋導電性に）ような、フィン７８８Ｂのグループのそれぞれの部分を含み得る。接点７９２はソース／ドレイン７４５Ａの上側に在り得ることに留意されたい。
いくつかの例では、それぞれの導電性領域７９３Ｂ（例えば、Ｎ－領域）は、それぞれのゲート７４７とそれぞれのソース／ドレイン７４４Ｂとの間に在り得る。例えば、それぞれの領域７９３Ｂのフィン７８８Ａの一部を含むそれぞれの導電性領域７９３Ｂは、導電的にドープされ得る（例えば、Ｎ－導電性に）。いくつかの例では、それぞれの導電性領域７９４Ｂ（例えば、Ｎ－領域）は、それぞれのゲート７４７とソース／ドレイン７４５Ｂとの間に在り得る。例えば、それぞれの領域７９４Ｂのフィン７８８Ａの一部を含むそれぞれの導電性領域７９４Ｂは、導電的にドープされ得る（例えば、Ｎ－導電性に）。
図７Ｃでは、図７Ａ及び７Ｂの単結晶半導体７３０Ａ及び７３０Ｂならびにフィン７８８Ａ及び７８８Ｂは、それぞれ、一般に、単結晶半導体７３０及びフィン７８８と称される。図７Ｃでは、誘電体４５８または誘電体６５８であり得る誘電体７５８は、本明細書中に開示される様々なメモリアレイであり得るメモリアレイ７０６の上側に在り得る。例えば、誘電体７５８は、階段構造１０３、４０３－１、または４０３－２などの階段構造の真上に在り得て、本明細書中に開示される様々なメモリセル領域であり得るアレイ７０６のメモリセル領域の上側を延在し得る。
酸化物であり得る誘電体７９６は、誘電体７５８の上に（例えば、直接物理接触して）形成され得る。単結晶半導体７３０は、誘電体７９６の上側に在り得、かくして、階段構造またはメモリセル領域の真上に在り得る。いくつかの例では、単結晶半導体７３０は、図５Ａから５Ｃと併せて前述したように、誘電体７９６の上面に取り付けられ得る。フィン７８８は、フィン７８８が誘電体７９６の上面から延在するように、単結晶半導体７３０から形成され得る。
ゲート誘電体４４８または６４８であり得るそれぞれのゲート誘電体７４８は、それぞれのフィン７８８の一部の周りに形成され得る。例えば、それぞれのゲート誘電体７４８は、それぞれのフィン７８８と直接物理接触し得て、それぞれのフィン７８８の上部及び側部に隣接し得る。ゲート７４７は、ゲート誘電体７４８の上に（例えば、直接物理接触して）形成され得る。
ゲート７４７は、それぞれのゲート誘電体７４８の上部及び側部に隣接し得る。このことにより、平面ゲートと平面単結晶半導体との間の容量結合領域と比較して、ゲート７４７とフィン７８８との間の容量結合領域を増大させることができる。かくして、同じ容量結合領域の場合、フィン構造は、平面構造よりも、ｘ－方向に占めるスペースが少なくて済み、それによって、アレイ７０６の上側に、より高いストリングドライバ密度（より多くのストリングドライバ）を実現することができる。
図８Ａは、本開示のいくつかの実施形態による、本明細書中で開示される様々なメモリであり得るメモリ８００の一部のトップダウン図である。図８Ｂ及び８Ｃは、本開示のいくつかの実施形態による、図８Ａに関連する様々な断面図である。図８Ｂは、図８Ａの線８Ｂ－８Ｂのいずれかに沿って見たｘ－ｚ平面の断面図である。図８Ｃは、図８Ａの線８Ｃ－８Ｃのいずれかに沿って見たｘ－ｚ平面の断面図である。
メモリ８００は、ブロック４３５－１及び４３５－２のそれぞれの階段構造４０３－１及び４０３－２などの階段構造の真上にそれぞれ在り得るストリングドライバ８４０－（Ｎ－２）から８４０－Ｎのそれぞれのセットを含む。例えば、ストリングドライバ８４０－（Ｎ－２）から８４０－Ｎは、それぞれ、ストリングドライバ４４０－（Ｎ－２）から４４０－Ｎを置き換え得る。
それぞれのセットのストリングドライバ８４０－（Ｎ－２）から８４０－Ｎは、それぞれ、それぞれの階段構造のステップ８２７－（Ｎ－２）から８２７－Ｎ（図８Ｂ及び８Ｃに示される）の真上に在り得て、それぞれ、ステップ８２７－（Ｎ－２）から８２７－Ｎに結合され得る。ステップ８２７－（Ｎ－２）から８２７－Ｎはそれぞれ、アクセスライン４１４－（Ｎ－２）から４１４－Ｎであり得て、誘電体１０２または４０２であり得る誘電体８０２の上側にそれぞれ在り得るアクセスライン８１４－（Ｎ－２）から８１４－Ｎを含み得ることに留意されたい。
各セットからの１つのストリングドライバ８４０は、単結晶半導体フィン８３０のそれぞれの部分を含み得る。例えば、各セットからのストリングドライバ８４０－（Ｎ－２）は、フィン８３０－（Ｎ－２）のそれぞれの部分を含み得、各セットからのストリングドライバ８４０－（Ｎ－１）は、フィン８３０－（Ｎ－１）のそれぞれの部分を含み得、各セットからのストリングドライバ８４０－Ｎは、フィン８３０－Ｎのそれぞれの部分を含み得る。いくつかの例では、フィン８３０－（Ｎ－２）から８３０－Ｎは、それぞれ、単結晶半導体４３０－（Ｎ－２）から４３０－Ｎを置き換え得る。
各セットからのストリングドライバ８４０の各々は、ソース／ドレイン４４４に類似し得て、それぞれの階段構造のそれぞれのステップに結合され得るそれぞれのソース／ドレイン８４４（例えば、Ｎ＋ソース／ドレイン）を含み得る。例えば、それぞれのストリングドライバ８４０のそれぞれのソース／ドレイン８４４は、それぞれのフィン８３０のそれぞれの部分に形成され得る。それぞれの接点８９０は、それぞれのソース／ドレイン８４４をそれぞれのステップに結合することができる。例えば、フィン８３０－（Ｎ－２）から８３０－Ｎそれぞれにおけるソース／ドレイン８４４は、図８Ｃに示すように、接点８９０によってアクセスライン８１４－（Ｎ－２）から８１４－Ｎにそれぞれ結合され得る。それぞれの接点８９０はそれらのそれぞれのソース／ドレイン８４４を通り得ることに留意されたい。
ソース／ドレイン４４５に類似し得るソース／ドレイン８４５（例えば、Ｎ＋ソース／ドレイン）は、それぞれのフィン８４０に対応するそれぞれのストリングドライバ間で各フィン８４０に形成され得る。例えば、フィン８３０－（Ｎ－２）のソース／ドレイン８４５は、ストリングドライバ８４０－（Ｎ－２）の間に在り得て、それらに共通し得、フィン８３０－（Ｎ－１）のソース／ドレイン８４５は、ストリングドライバ８４０－（Ｎ－１）の間に在り得れ、それらに共通し得、フィン８３０－Ｎのソース／ドレイン８４５は、ストリングドライバ８４０－Ｎの間に在り得て、それらに共通し得る。それぞれの接点８９２は、それぞれのソース／ドレイン８４５を、それぞれのストリングドライバ８４０の起動の際、アクセス信号をそれぞれのソース／ドレイン８４５に、ひいては、それぞれのソース／ドレイン８４５を共有するそれぞれのストリングドライバ８４０に結合されたそれぞれのステップ８２７に供給するように構成されている回路に結合することができる。接点８９２はそれらのそれぞれのソース／ドレイン８４５の上側に在り得ることに留意されたい。
ゲート４４７であり得るそれぞれのゲート８４７は、ストリングドライバ８４０の各セットに共通して結合され得る。それぞれのゲート８４７によって覆われるフィン８３０－（Ｎ－２）から８３０－Ｎのそれぞれの部分は、それぞれのセットのそれぞれのストリングドライバのそれぞれのチャネル領域８４９であり得る。いくつかの例では、それぞれのゲート８４７は、それぞれのゲート８４７に結合されたストリングドライバ８４０を起動するための制御信号を受信するように結合され得る。ストリングドライバ８４０はｆｉｎＦＥＴであり得ることに留意されたい。
導電性領域４５０に類似し得るそれぞれの導電性領域８５０（例えば、Ｎ－領域）は、それぞれゲート８４７とソース／ドレイン８４４との間にそれぞれのフィン８３０に形成され得る。導電性領域４５１に類似し得るそれぞれの導電性領域８５１（例えば、Ｎ－領域）は、それぞれゲート８４７とソース／ドレイン８４５との間にそれぞれのフィン８３０に形成され得る。
図８Ｂ及び８Ｃにおいて、誘電体４５８または誘電体６５８であり得る誘電体８５８は、階段構造１０３または階段構造４０３の一部であり得る階段構造８０３の真上に在り得る。例えば、誘電体８５８は、誘電体４５６であり得て、階段構造８０３の上に在り得る誘電体８５６の上側に在り得る。酸化物であり得る誘電体８９６は、誘電体８５８の上に（例えば、直接物理接触して）形成され得る。フィン８３０は、図５Ａから５Ｃと併せて前述したように、誘電体８９６の上面に取り付けられ得る単結晶半導体から形成され得る。フィン８３０は、誘電体８９６の上面から延在し得る。
ゲート誘電体４４８、６４８、または７４８であり得るそれぞれのゲート誘電体８４８は、それぞれのフィン８３０の一部の周りに形成され得る。例えば、それぞれのゲート誘電体８４８は、それぞれのフィン８３０と直接物理接触し得、それぞれのフィン８３０の上部及び側部に隣接し得る。
ゲート８４７は、ゲート誘電体８４８の上に（例えば、直接物理接触して）形成され得る。ゲート８４７は、それぞれのゲート誘電体８４８の上部及び側部に隣接し得る。このことにより、平面制御ゲートと平面単結晶半導体との間の容量結合領域と比較して、ゲート８４７とフィン８３０との間の容量結合領域を増大させることができる。これにより、図８Ｃに示すように、それぞれのストリングドライバがそれぞれのステップ８２７の真上に在り得て、真っ直ぐな接点８９０によってそれぞれのステップに結合され得るように、より高いストリングドライバ密度が可能になる。例えば、それぞれの接点８９０は、それらのそれぞれのソース／ドレイン８４４を通り得る。
図９は、本開示のいくつかの実施形態による、本明細書中に開示された様々なメモリの一部であり得るメモリ９００の一部のｘ－ｚ平面における断面図である。
メモリ９００は、例えば、スタックメモリアレイ１０６の一部であり得るスタックメモリアレイ９０６を含み得る。アレイ９０６は、メモリセル領域１０１の一部であり得るメモリセル領域９０１、及び階段構造１０３の一部であり得る、メモリセル領域９０１に隣接する階段構造９０３を含み得る。ストリングドライバ９４０－１から９４０－Ｎのグループは、階段構造９０３の真上に在り得る。例えば、ストリングドライバ９４０は、本明細書中に開示される様々なストリングドライバであり得る。
階段構造９０３は、最上部のステップ９１６と最下部のステップ９１６との間に在り得るステップ９２７－１から９２７－Ｎを含み得る。アレイ９０６は、ステップ９２７－１から９２７－Ｎがそれぞれアクセスライン９１４－１から９１４－Ｎを含むように、ｚ－方向にアクセスライン９１４－１から９１４－Ｎの（例えば、垂直な）スタックを含み得る。各ステップ９２７は、それぞれの誘電体９０２の上にそれぞれのアクセスライン９１４を含み得る。最上部のステップ９１６は、誘電体９０２の上の上部の選択ライン９１２を含み得、最下部のステップ９１６は、半導体１０７であり得る半導体９０７の上に在り得る誘電体９０２の上に下部の選択ライン９１４を含み得る。
ストリングドライバ９４０－１から９４０－Ｎは、それぞれ、アクセスライン９１４－１から９１４－Ｎの真上に在り得かつ結合され得る。いくつかの例では、ストリングドライバ９４０－１から９４０－Ｎは、それぞれ、単結晶半導体４３０、単結晶半導体４３０、単結晶半導体セグメント６３０、フィン付き単結晶半導体７３０Ａ、フィン付き単結晶半導体７３０Ｂ、または単結晶半導体フィン８３０であり得る単結晶半導体９３０－１から９３０－Ｎを含み得る。
ストリングドライバ９４０－１から９４０－Ｎ、したがって単結晶半導体９３０－１から９３０－Ｎは、誘電体４５８、６５８、７５８、または８５８であり得て、メモリセル領域９０１及び階段構造９０３の上、ひいてはアレイ９０６の上に在り得る誘電体９５８の上に在り得る。例えば、誘電体９５８は、誘電体４５６または８５６であり得て、メモリセル領域９０１及び階段構造９０３の上に在り得る誘電体９５６の上に在り得る。単結晶半導体９３０－１から９３０－Ｎは、それぞれ、接点９２９－１から９２９－Ｎによってステップ９２７－１から９２７－Ｎに結合される。
アクセスライン９１４－１から９１４－Ｎは、それぞれ、メモリセル９１０－１から９１０－Ｎに結合され得る。メモリセル９１０－１から９１０－Ｎは、直列に結合されて、半導体構造１０５であり得る半導体構造９０５（例えば、メモリセル領域９０１を垂直に通り得る）に隣接し得る直列結合メモリセルのストリングを形成することができる。
ストリングは、選択トランジスタ９０８と選択トランジスタ９０９との間に在り得る。例えば、選択トランジスタ９０８は、上部の選択ライン９１２と半導体構造９０５の交点に在り得、選択トランジスタ９０９は、下部の選択ライン９１２と半導体構造９０５の交点に在り得る。
メモリセル９１０－１から９１０－Ｎの各々は、例えば、半導体構造９０５とそれぞれのアクセスライン９１０の交点に、電荷トラップまたはフローティングゲートなどの電荷蓄積構造９１０１を含み得る。メモリセル９１０－１から９１０－Ｎの各々は、それぞれのアクセスライン９１４とそれぞれの電荷蓄積構造９１０１との間に在り得る、ブロッキング誘電体などの誘電体９１０３を含み得る。例えば、メモリセル９１０－ｉの誘電体９１０３は、アクセスライン９１４－ｉとメモリセル９１０－ｉの電荷蓄積構造９１０１との間に在り得る。
メモリセル９１０－１から９１０－Ｎの各々は、それぞれの電荷蓄積構造９１０１と半導体構造９０５との間に在り得る、トンネル誘電体などの誘電体９１０５を含み得る。例えば、メモリセル９１０－ｉの誘電体９１０５は、メモリセル９１０－ｉの電荷蓄積構造９１０１と半導体構造９０５との間に在り得る。誘電体９１０３、電荷蓄積構造９１０１、及び誘電体９１０５は、例えば、半導体構造９０５の周りを完全に包み得、アクセスライン９１４と半導体構造９０５の交点に在り得る。
選択トランジスタ９０９は、下部の選択ライン９１２に含まれ得る制御ゲートを含み得る。選択トランジスタ９０９のゲート誘電体などの誘電体９１０８は、下部の選択ライン９１２と半導体構造９０５との間に在り得る。下部の選択ライン９１２及び誘電体９１０８、ひいては選択トランジスタ９０９は、例えば、半導体構造９０５の周りを完全に包み得る。
選択トランジスタ９０８は、上部の選択ライン９１２に含まれ得る制御ゲートを含み得る。選択トランジスタ９０８のゲート誘電体などの誘電体９１１０は、上部の選択ライン９１２と半導体構造９０５との間に在り得る。上部の選択ライン９１２及び誘電体９１１０、ひいては選択トランジスタ９０８は、例えば、半導体構造９０５の周りを完全に包み得る。データライン９２２は、例えば、接点９２４によって、半導体構造９０５の端部に、ひいては選択トランジスタ９０８に結合され得る。
図１０は、本開示のいくつかの実施形態による、コンピューティングシステム１０１２０の形式の装置のブロック図である。コンピューティングシステム１０１２０は、例えば、ＳＳＤ、ＵＦＳデバイス、ｅＭＭＣデバイスなどといったストレージシステムであり得るメモリシステム１０１２２を含む。しかしながら、実施形態は、特定のタイプのメモリシステムに限定されない。例えば、メモリシステム１０１２２は、システム１０１２０のためのメインメモリとして機能し得る。
図１０に示すように、メモリシステム１０１２２は、コントローラ１０１２５を含み得る。このコントローラは、コントローラ１０１２５が、本明細書中で開示された様々なメモリであり得るメモリ１０１２８を制御することができるという点で、メモリシステムコントローラと呼ばれ得る。コントローラ１０１２５は、ホスト１０１３０及びメモリ１０１２８に結合される。例えば、メモリ１０１２８は、いくつかのメモリデバイス（例えば、ダイ、チップなど）を含み得、メモリ（例えば、メインメモリ）としてかつ／またはコンピューティングシステム１０１２０のためのストレージボリュームとして機能し得る。
メモリ１０１２８は、データバスを含み得て、ダブルデータレート（ＤＤＲ）などといった様々な規格をサポートすることができかつ／または様々なインターフェースタイプに準拠することができるインターフェース１０１３３（例えば、メモリインターフェース）を介してコントローラ１０１２５に結合され得る。コントローラ１０１２５は、ホスト１０１３０から読み出し及び書き込みコマンドなどのコマンドを受信することができる。例えば、コントローラ１０１２５は、ホストデータを受信して、このホストデータを、ホスト１０１３０からホストインタフェース１０１３７を介してメモリ１０１２２に書き込むことができる。本明細書中で用いられるメモリシステム１０１２２、コントローラ１０１２５、メモリ１０１２８、またはコントローラ１０１４０は、別個に、「装置」として見なされる場合もある。
ホスト１０１３０は、様々な他のタイプのホストの中でもとりわけ、例えば、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、モバイルデバイス（例えば、携帯電話）、ネットワークサーバ、インターネットオブシングス（ＩｏＴ）対応デバイス、またはメモリカードリーダなどのホストシステムであり得る。例えば、ホスト１０１３０は、バスを含み得るインターフェース１０１３７を経由して（例えば、コントローラ１０１２５を介して）メモリ１０１２８にアクセスすることが可能な１つ以上のプロセッサを含み得る。インターフェース１０１３７は、様々な他のインターフェースの中でもとりわけ、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、またはユニバーサルシリアルバス（ＵＳＢ）などの規格化されたインターフェースであり得る。
メモリ１０１２８は、いくつかのメモリアレイ１００６（例えば、集合的にアレイ１００６と称される）、及び組み込みコントローラと称され得るコントローラ１０１４０を含み得る。いくつかの例では、アレイ１００６は、アレイ１０６または９０６であり得るスタックメモリアレイ（例えば、３Ｄ ＮＡＮＤアレイ）であり得る。本明細書中に開示される様々なストリングドライバなどのストリングドライバは、上記のメモリアレイ１００６であり得る。例えば、メモリアレイ１００６は、階段構造を含み得る。階段構造のステップは、それぞれ、メモリアレイ１００６のそれぞれのレベルの不揮発性メモリセルに共通して結合され得る。メモリアレイ１００６の上側のそれぞれのストリングドライバは、ステップにそれぞれ結合されたそれぞれの単結晶半導体構造を含み得る。
コントローラ１０１４０は、メモリ１０１２８の内部に位置し得、メモリインターフェース１０１３３を介してコントローラ１０１２５からコマンド（例えば、書込みコマンド、読取りコマンドなど）を受信することができる。コントローラ１０１４０は、状態機械及び／またはシーケンサを含み得る。コントローラ１０１４０は、メモリ１０１２８の動作を制御するように構成され得る。
前述の詳細な説明では、説明の一部を形成し、例示として具体例が示される添付の図面に対して参照がなされる。図面では、類似の数字は、いくつかの図面の全体にわたって実質的に類似のコンポーネントを表す。本開示の範囲を逸脱することなく、他の例が利用され得、構造的変更、論理的変更、及び／または電気的変更が行われ得る。
本明細書の図は、最初の数字（複数可）が図面の図番号に対応し、残りの数字が図面の要素またはコンポーネントを識別する番号付け規則に従う。異なる図における類似の要素またはコンポーネントは、類似の数字を使用することで識別され得る。例えば、１３０は、図１の要素「３０」を指し得、同様の要素は、図４Ａで４３０として参照され得る。認識されるように、本開示のいくつかの追加の実施形態を提供するように、本明細書における様々な実施形態に示される要素が追加、交換、及び／または除去され得る。さらに、認識されるように、図において提供される要素の比率及び相対的大きさは、本開示の実施形態を示すことを意図しており、限定的な意味として解釈するべきではない。
本明細書で使用される「複数の（ａ ｎｕｍｂｅｒ ｏｆ）もの」、または「多数の（ｑｕａｎｔｉｔｙ ｏｆ）もの」は、そのような１つ以上のものを指し得る。例えば、複数のメモリセルまたは多数のメモリセルは１つ以上のメモリセルを指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）もの」は２つ以上を意図している。本明細書で使用されるように、同時に行われる複数の行為は、特定期間にわたって少なくとも部分的に重複する行為を指す。本明細書で使用されるように、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、直接結合されること、及び／もしくは（例えば、直接の物理的接触によって）介在要素なしで直接接続されること、介在要素と間接的に結合及び／もしくは接続されること、または無線でつながれることを含み得る。用語「結合される」は、さらに、（例えば、因果関係にあるように）相互に協働または相互作用する２つ以上の要素を含み得る。
具体例が示され本明細書で説明されてきたが、当業者は、同じ結果を達成するために意図される配置が、示される特定の実施形態と交換できることを認識する。本開示は、本開示の１つ以上の実施形態の適応または変形を網羅することを意図している。上記の説明は、例示的な形式でなされており、限定的なものではないことを理解されたい。本開示の１つ以上の例の範囲は、添付の特許請求の範囲が権利化されるのと均等のものの全範囲に従って、係る特許請求の範囲を参照して決定するべきである。

Claims (21)

  1. 複数レベルのメモリセルを備えるスタックメモリアレイであって、それぞれのレベルのメモリセルはそれぞれのアクセスラインに共通して結合される、前記スタックメモリアレイと、
    前記スタックメモリアレイの上側の複数のドライバと、
    を備えるメモリであって、
    それぞれのドライバは、それぞれのアクセスラインに結合された導電性領域を備える単結晶半導体を備える、前記メモリ。
  2. それぞれのアクセスラインが、階段構造のそれぞれのステップを形成し、前記複数のドライバが、前記階段構造の真上に在る、請求項１に記載のメモリ。
  3. 前記スタックメモリアレイと前記単結晶半導体との間に誘電体をさらに備える、請求項１に記載のメモリ。
  4. 前記導電性領域が、前記単結晶半導体の第１の部分における第１のソース／ドレインであり、
    前記単結晶半導体がさらに、
    前記単結晶半導体の第２の部分における第２のソース／ドレイン、及び
    前記第１の部分と前記第２の部分との間の前記単結晶半導体の第３の部分におけるチャネル領域を備え、
    それぞれのドライバが前記チャネル領域の上にゲートを備える、請求項１から３のいずれか１項に記載のメモリ。
  5. 前記ゲートが前記複数のドライバに共通である、請求項４に記載のメモリ。
  6. 前記単結晶半導体がフィンであり、前記ゲートが前記チャネル領域の周りを包む、請求項４に記載のメモリ。
  7. 前記第２のソース／ドレインが、前記それぞれのアクセスラインに共通して結合された前記メモリセルにアクセスするためのアクセス信号を受信するように結合されている、請求項４に記載のメモリ。
  8. 前記第２のソース／ドレインが、前記スタックメモリアレイの下側または上側の論理回路に結合されている、請求項４に記載のメモリ。
  9. それぞれのドライバが、前記ゲートと前記チャネル領域との間にゲート誘電体を備える、請求項４に記載のメモリ。
  10. 前記ゲートが、ポリシリコンと金属のうちの少なくとも１つを備え、
    前記単結晶半導体が、複数のフィンを備える、請求項４に記載のメモリ。
  11. 複数レベルのメモリセルのそれぞれのレベルのメモリセルにそれぞれ共通して結合されたそれぞれのアクセスラインステップを備える階段構造を備えるスタックメモリアレイと、
    前記階段構造の上側のあるレベルの複数の単結晶半導体フィンであって、それぞれの単結晶半導体フィンはそれぞれのステップの真上に在り、それぞれの単結晶半導体フィンは、
    前記それぞれのステップに結合された第１のソース／ドレイン、
    前記複数のレベルのメモリセルにアクセスするための信号を受信するように結合された第２のソース／ドレイン、及び
    前記第１のソース／ドレインと前記第２のソース／ドレインとの間のチャネル領域とを備える、
    前記複数の単結晶半導体フィンと、
    前記チャネル領域に共通して結合されたゲートと、
    を備える、メモリ。
  12. 前記ゲートを各チャネル領域に結合する、各チャネル領域と前記ゲートとの間のゲート誘電体をさらに備え、
    前記ゲート及び前記誘電体は、前記フィンの一部の周りを包む、請求項１１に記載のメモリ。
  13. 前記第１のソース／ドレイン及び前記第２のソース／ドレインが、第１の導電性レベルを有し、
    それぞれの単結晶半導体フィンは、前記第１のソース／ドレインと前記チャネル領域との間にかつ前記第２のソース／ドレインと前記チャネル領域との間に、前記第１の導電性レベルよりも低い第２の導電性レベルを有する導電性領域をさらに備える、請求項１１から１２のいずれか１項に記載のメモリ。
  14. 複数のブロックを備えるスタックメモリアレイであって、それぞれのブロックは、複数のレベルのメモリセルを備え、それぞれのレベルのメモリセルは、複数のアクセスラインのそれぞれのアクセスラインに共通して結合され、各アクセスラインは、前記それぞれのブロックの前記階段構造がそれぞれ共通レベルにおいてステップを有するように、前記それぞれのブロックの階段構造のそれぞれのステップを形成する、前記スタックメモリアレイと、
    前記共通レベルの各々における前記ステップに共通するそれぞれの単結晶半導体構造が存在するような、前記階段構造の上側のあるレベルの複数の単結晶半導体であって、
    それぞれの単結晶半導体は、前記共通レベルにおける前記ステップの各々に結合された第１のソース／ドレイン、前記共通レベルにおける前記ステップの間の第２のソース／ドレイン、及びそれぞれのブロックのそれぞれのステップの上側にチャネル領域が存在するような、前記第２のソース／ドレインと前記第１のソース／ドレインとの間の前記共通レベルにおける前記ステップの各々の上側のチャネル領域を備える、前記複数の単結晶半導体と、
    それぞれのブロックのそれぞれのステップの上側の前記チャネル領域に共通して結合されたそれぞれのゲートと、
    を備えるメモリ。
  15. 前記階段構造と前記複数の単結晶半導体との間に誘電体をさらに備え、
    前記誘電体は酸化物を備える、請求項１４に記載のメモリ。
  16. メモリを形成する方法であって、
    複数レベルのメモリセルを備えるスタックメモリアレイを形成することであって、それぞれのレベルのメモリセルは、複数のアクセスラインのそれぞれのアクセスラインに共通して結合され、各アクセスラインは、階段構造のそれぞれのステップを形成する、前記形成することと、
    前記スタックメモリアレイの上に第１の誘電体を形成することと、
    単結晶半導体を、前記単結晶半導体が前記第１の誘電体の上に在るように、前記第１の誘電体に取り付けることと、
    前記単結晶半導体を複数のセグメントに分割することと、
    前記複数のセグメントの上に第２の誘電体を形成することと、
    前記第２の誘電体の上に第１の導体を形成することと、
    それぞれのセグメントの前記単結晶半導体にソース／ドレインを形成することと、
    複数の第２の導体を、それぞれの第２の導体がそれぞれのセグメントの前記ソース／ドレインを前記階段構造のそれぞれのステップに結合するように、前記第１の誘電体を通って形成することと、
    を含む、前記方法。
  17. それぞれのセグメントがそれぞれのステップの真上に在る、請求項１６に記載の方法。
  18. それぞれのセグメントの前記ソース／ドレインが第１のソース／ドレインであり、
    第２のソース／ドレインをそれぞれのセグメントに、それぞれのセグメントが前記第１のソース／ドレインと前記第２のソース／ドレインとの間に前記第２の誘電体及び前記第１の導体を備えるように、形成することをさらに含み、
    前記第１のソース／ドレイン及び前記第２のソース／ドレインをそれぞれのセグメントに形成することが、
    前記それぞれのセグメントから前記第２の誘電体及び前記第１の導体の一部を除去して、前記それぞれのセグメントのそれぞれの部分を露出させ、それぞれ前記第１のソース／ドレイン及び前記第２のソース／ドレインを前記それぞれのセグメントの前記それぞれの部分に形成することを備える、
    請求項１６から１７のいずれか１項に記載の方法。
  19. 前記第１のソース／ドレイン及び前記第２のソース／ドレインを形成する前に、前記それぞれのセグメントの前記それぞれの部分に第１の導電性領域及び第２の導電性領域をそれぞれ形成することをさらに含み、
    前記それぞれのセグメントの前記それぞれの部分に前記第１のソース／ドレイン及び前記第２のソース／ドレインをそれぞれ形成することが、前記第１の導電性領域及び前記第２の導電性領域に前記第１のソース／ドレイン及び前記第２のソース／ドレインをそれぞれ形成することを含み、
    前記第１の導電性領域及び前記第２の導電性領域は、第１の導電性レベルを有し、前記第１のソース／ドレイン及び前記第２のソース／ドレインは、前記第１の導電性レベルよりも大きい第２の導電性レベルを有する、請求項１８に記載の方法。
  20. 前記第１の導電性領域及び前記第２の導電性領域を形成する前に、
    前記第１の導体の上に第３の誘電体を形成することと、
    前記第３の誘電体の側部及び前記第１の導体の側部に誘電体スペーサを形成することと、
    をさらに含む、請求項１９に記載の方法。
  21. 前記単結晶半導体を前記第１の誘電体に取り付ける前に前記単結晶半導体を形成することをさらに含む、請求項１６に記載の方法。
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