JPH0216772A - 高集積ｍｏｓｆｅｔ - Google Patents
高集積ｍｏｓｆｅｔInfo
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- JPH0216772A JPH0216772A JP16728588A JP16728588A JPH0216772A JP H0216772 A JPH0216772 A JP H0216772A JP 16728588 A JP16728588 A JP 16728588A JP 16728588 A JP16728588 A JP 16728588A JP H0216772 A JPH0216772 A JP H0216772A
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- Pending
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- 239000002184 metal Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳ Ｆ ＥＴを用いた集積回路装置に関
し、特に従来のＭＯ３ＦＥＴ特性を維持したまま高密度
にパターンレイアウトすることが可能なＭＯ３ＦＥＴ構
成に関するものである。
し、特に従来のＭＯ３ＦＥＴ特性を維持したまま高密度
にパターンレイアウトすることが可能なＭＯ３ＦＥＴ構
成に関するものである。
第３図に従来のＭＯＳＦＥＴのパターン平面図を示し、
図において１はトランジスタのゲートとなる導電体層、
２はドレイン、ソースとなる不純物拡散層、３はゲート
導電体層、ドレイン・ソース拡散層２の引き出し線とな
る金属層、４は不純物拡散層２と金属層３とを接続する
ためのコンタクトホール、５はゲートｉ電体Ｎ１と金属
層３とを接続するためのコンタクトホールである。また
ｐはトランジスタ長（ソース・ドレイン幅）、ｑはトラ
ンジスタ幅（チャネル長）、ｒは１トランジスタを構成
するために必要パターン縦幅である。
図において１はトランジスタのゲートとなる導電体層、
２はドレイン、ソースとなる不純物拡散層、３はゲート
導電体層、ドレイン・ソース拡散層２の引き出し線とな
る金属層、４は不純物拡散層２と金属層３とを接続する
ためのコンタクトホール、５はゲートｉ電体Ｎ１と金属
層３とを接続するためのコンタクトホールである。また
ｐはトランジスタ長（ソース・ドレイン幅）、ｑはトラ
ンジスタ幅（チャネル長）、ｒは１トランジスタを構成
するために必要パターン縦幅である。
第４図は第３図のｌｌｌ−１１１％’ｉ側断面図であり
、図中第３図と同一部分は同一記号としその説明は省略
する６ ６は半導体基板８のチャネル領域上に形成され
たゲート絶縁膜、７は該ゲート導電体層１と上層金属配
線３との間の層間絶縁膜である。
、図中第３図と同一部分は同一記号としその説明は省略
する６ ６は半導体基板８のチャネル領域上に形成され
たゲート絶縁膜、７は該ゲート導電体層１と上層金属配
線３との間の層間絶縁膜である。
次に動作について説明する。
Ｎチャネル型ＭＯＳＦＥＴの場合について説明する。こ
の場合、半導体基板８はＰ型シリコン基板となり、不純
物拡散層２はＮ型不純物拡散層となる。導電体層のゲー
トｊにｌｌｉｇｈ レベルが印加されると不純物拡散層
のドレイン・ソース２間が電気的につながり、トランジ
スタがＯＮ状態になる。一方、ゲート１にＬｏｗレベル
（接地レベル）が印加されるとドレイン・ソース２間が
断たれて、トランジスタがＯＦＦ状態になる。
の場合、半導体基板８はＰ型シリコン基板となり、不純
物拡散層２はＮ型不純物拡散層となる。導電体層のゲー
トｊにｌｌｉｇｈ レベルが印加されると不純物拡散層
のドレイン・ソース２間が電気的につながり、トランジ
スタがＯＮ状態になる。一方、ゲート１にＬｏｗレベル
（接地レベル）が印加されるとドレイン・ソース２間が
断たれて、トランジスタがＯＦＦ状態になる。
従来のＭＯＳＦＥＴは以上のように構成されているので
、チャネル長ｑが１トランジスタでは一定寸法であり、
またソース・ドレイン２に金属層３とのコンタクト４が
必要であり、このため１トランジスタを構成するパター
ン縦幅ｒが長くなるという欠点があり、多くのＭＯＳＦ
ＥＴ集積する場合にパターン占有領域が広く必要となる
という問題点があった。
、チャネル長ｑが１トランジスタでは一定寸法であり、
またソース・ドレイン２に金属層３とのコンタクト４が
必要であり、このため１トランジスタを構成するパター
ン縦幅ｒが長くなるという欠点があり、多くのＭＯＳＦ
ＥＴ集積する場合にパターン占有領域が広く必要となる
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタ特性の劣化を招くことなく、１
トランジスタを構成するパターン６１Ｆ＆ｍ４を短くす
ることができる高集積ＭＯ３ＦＥＴを得ることを目的と
している。
たもので、トランジスタ特性の劣化を招くことなく、１
トランジスタを構成するパターン６１Ｆ＆ｍ４を短くす
ることができる高集積ＭＯ３ＦＥＴを得ることを目的と
している。
この発明に係るＭＯＳＦＥＴは、個々のＭＯＳＦＥＴの
チャネル領域を、局部的にその幅の狭い部分を有し、こ
の幅の狭い部分に特性補償のためのイオン注入を施した
ものとし、しかもドレイン。
チャネル領域を、局部的にその幅の狭い部分を有し、こ
の幅の狭い部分に特性補償のためのイオン注入を施した
ものとし、しかもドレイン。
ソース領域の内少なくとも一方を、その上層金属配線と
のコンタクト部を上記チャネル領域の幅の狭い部分の近
傍に配置したものとしたものである。
のコンタクト部を上記チャネル領域の幅の狭い部分の近
傍に配置したものとしたものである。
この発明においては、チャネル領域に局部的にその幅の
狭い部分を設け、このチャネル幅を細くしたところに延
在するソース・ドレイン拡散層に上層金属層とのコンタ
クト領域を配設したから、１トランジスタ当たりの必要
パターン縦幅を大幅に減少させることができる。
狭い部分を設け、このチャネル幅を細くしたところに延
在するソース・ドレイン拡散層に上層金属層とのコンタ
クト領域を配設したから、１トランジスタ当たりの必要
パターン縦幅を大幅に減少させることができる。
また上記チャネル領域の幅の狭い部分には特性補償のた
めのイオン注入を施したので、トランジスタ特性の、チ
ャネル幅を狭くすることによる劣化を防止することがで
きる。
めのイオン注入を施したので、トランジスタ特性の、チ
ャネル幅を狭くすることによる劣化を防止することがで
きる。
以下、この発明の一実施例を図について説明する。
第１図は本発明のＭＯＳ Ｆ ＥＴのパターン平面図で
ある。従来例を示す第３図と同一記号は同一部分を示す
のでその説明は省略する。ｑｌはチャネル幅の広い部分
の寸法、ｑ２はチャネル幅の狭い部分の寸法、ｌは広い
チャネル幅部分のトランジスタ長、ｍは中間的なチャネ
ル幅部分のトランジスタ長、ｎは狭いチャネル幅部分の
トランジスタチャネル長である。
ある。従来例を示す第３図と同一記号は同一部分を示す
のでその説明は省略する。ｑｌはチャネル幅の広い部分
の寸法、ｑ２はチャネル幅の狭い部分の寸法、ｌは広い
チャネル幅部分のトランジスタ長、ｍは中間的なチャネ
ル幅部分のトランジスタ長、ｎは狭いチャネル幅部分の
トランジスタチャネル長である。
また４１はチャネル長が短い、つまりチャネル幅が狭い
領域側に形成されたコンタクトホール、３１はこのコン
タクトホール４１領域のみをカバーする上層の金属層で
ある。４２はチャネル幅が広い領域側に形成されたコン
タクトホール、３２はその一部をチャネル領域の形状に
合わせて細（した上層の金属層であり、ここで金属層３
２の一部を細（しているのは金属層３１．３２の間隔を
一定に保ち金属層３１．．３２間のショートを防止する
ためである。
領域側に形成されたコンタクトホール、３１はこのコン
タクトホール４１領域のみをカバーする上層の金属層で
ある。４２はチャネル幅が広い領域側に形成されたコン
タクトホール、３２はその一部をチャネル領域の形状に
合わせて細（した上層の金属層であり、ここで金属層３
２の一部を細（しているのは金属層３１．３２の間隔を
一定に保ち金属層３１．．３２間のショートを防止する
ためである。
さらにチャネル幅の狭い領域にはイオン注入を行い、し
きい値電圧をチャネル幅の広い領域と同程度になるよう
補正している。
きい値電圧をチャネル幅の広い領域と同程度になるよう
補正している。
第２図に第１図のｎ−ｎ線側断面図を示す。従来例第４
図と同一記号は同一部分を示すのでその説明は省略する
。
図と同一記号は同一部分を示すのでその説明は省略する
。
次に動作について説明する。
電気的動作は従来例と全く同一であり、ゲート１に旧ｇ
ｈレベルが印加されるとドレイン・ソース２間が電気的
につながりトランジスタがＯＮ状態になる。一方、ゲー
ト１にＬｏ−レベル（接地レベル）が印加されるとドレ
イン・ソース間が断たれて、トランジスタがＯＦＦ状態
になる。
ｈレベルが印加されるとドレイン・ソース２間が電気的
につながりトランジスタがＯＮ状態になる。一方、ゲー
ト１にＬｏ−レベル（接地レベル）が印加されるとドレ
イン・ソース間が断たれて、トランジスタがＯＦＦ状態
になる。
このように本実施例では、ＭＯＳＦＥＴの一部のチャネ
ル幅を狭くし、ソース・ドレイン領域の、該チャネル幅
の狭い部分の近傍部分に金属層とのコンタクトホールを
形成するようにしたので、１トランジスタのパターンが
大幅に減少できる。また、チャネル長の細い部分にはイ
オン注入を行って、しきい値電圧をチャネル幅の広い領
域と同程度に補正しているので、トランジスタ特性やド
レイン・ソース耐圧を安定にすることができる。
ル幅を狭くし、ソース・ドレイン領域の、該チャネル幅
の狭い部分の近傍部分に金属層とのコンタクトホールを
形成するようにしたので、１トランジスタのパターンが
大幅に減少できる。また、チャネル長の細い部分にはイ
オン注入を行って、しきい値電圧をチャネル幅の広い領
域と同程度に補正しているので、トランジスタ特性やド
レイン・ソース耐圧を安定にすることができる。
なお、上記実施例ではチャネル幅の狭いところが１ケ所
であり、そのドレイン・ソースと金属層との接続のため
のコンタクトホールも各１ケ所であるが、チャネルの幅
の狭い部分、及びコンタクトホールは各々複数ケ所あっ
てもよい。
であり、そのドレイン・ソースと金属層との接続のため
のコンタクトホールも各１ケ所であるが、チャネルの幅
の狭い部分、及びコンタクトホールは各々複数ケ所あっ
てもよい。
以上のように、この発明によれば、個々のＭＯＳＦＥＴ
のチャネル領域を、局部的にその幅の狭い部分を有し、
この幅の狭い部分に特性補償のためのイオン注入を施し
たものとし、しかもドレイン、ソース領域の内生なくと
も一方を、その上層金属配線とのコンタクト部を上記チ
ャネル領域の幅の狭い部分近傍に配置したものとしたの
で、トランジスタ特性の劣化を招くことなく、１トラン
ジスタを構成するパターン縦幅を短くすることができ、
集積化した場合のパターン占有面積の少ない高集積ＭＯ
Ｓ Ｆ ＥＴを得ることができる。
のチャネル領域を、局部的にその幅の狭い部分を有し、
この幅の狭い部分に特性補償のためのイオン注入を施し
たものとし、しかもドレイン、ソース領域の内生なくと
も一方を、その上層金属配線とのコンタクト部を上記チ
ャネル領域の幅の狭い部分近傍に配置したものとしたの
で、トランジスタ特性の劣化を招くことなく、１トラン
ジスタを構成するパターン縦幅を短くすることができ、
集積化した場合のパターン占有面積の少ない高集積ＭＯ
Ｓ Ｆ ＥＴを得ることができる。
第１図は本発明の一実施例によるＭＯＳＦＥＴのパター
ン平面図、第２図は第１図のｎ−ｎ線断面図、第３図は
従来のＭＯＳＦＥＴのパターン平面図、第４図は第３図
のＩＶ−ＴＶ線断面図である。 １・・・ゲート、２・・・ドレイン・ソース、３，３１
゜３２・・・金属層、４，５，４１．４２・・・コンタ
クトホール、６・・・ゲート酸化膜、７・・・絶縁膜、
８・・・半導体基板、ｐ・・・トランジスタ長、ｑ・・
・チャネル幅、Ｑ＋・・・広いチャネル幅の寸法、ｑ２
・・・狭いチャネル幅の寸法、ｒ、ｒ、・・・１トラン
ジスタの必要パターン縦幅。 なお図中同一符号は同−又は相当部分を示す。
ン平面図、第２図は第１図のｎ−ｎ線断面図、第３図は
従来のＭＯＳＦＥＴのパターン平面図、第４図は第３図
のＩＶ−ＴＶ線断面図である。 １・・・ゲート、２・・・ドレイン・ソース、３，３１
゜３２・・・金属層、４，５，４１．４２・・・コンタ
クトホール、６・・・ゲート酸化膜、７・・・絶縁膜、
８・・・半導体基板、ｐ・・・トランジスタ長、ｑ・・
・チャネル幅、Ｑ＋・・・広いチャネル幅の寸法、ｑ２
・・・狭いチャネル幅の寸法、ｒ、ｒ、・・・１トラン
ジスタの必要パターン縦幅。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板表面領域に形成されたドレイン・ソー
ス拡散層領域と、該両領域間のチャネル領域上に第１の
絶縁膜を介して形成されたゲート導電体層と、該ゲート
導電体層上に第２の絶縁膜を介して形成された複数の金
属配線層とを有し、上記金属配線層を第１、２の絶縁膜
に形成したコンタクトホールを介してドレイン・ソース
拡散層及びゲート導電体層に接続してなる個々のＭＯＳ
ＦＥＴから構成した高集積ＭＯＳＦＥＴにおいて、上記
チャネル領域は、局部的にその幅の狭い部分を有し、こ
の幅の狭い部分に特性補償のためのイオン注入を施した
ものであり、 上記ドレイン、ソース領域の内少なくとも一方は、その
上記金属配線とのコンタクト部を上記チャネル領域の幅
の狭い部分の近傍に配置したものであることを特徴とす
る高集積ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16728588A JPH0216772A (ja) | 1988-07-05 | 1988-07-05 | 高集積ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16728588A JPH0216772A (ja) | 1988-07-05 | 1988-07-05 | 高集積ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216772A true JPH0216772A (ja) | 1990-01-19 |
Family
ID=15846922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16728588A Pending JPH0216772A (ja) | 1988-07-05 | 1988-07-05 | 高集積ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
-
1988
- 1988-07-05 JP JP16728588A patent/JPH0216772A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
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