KR20130032631A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 측벽 콘택 형성 시 양측에 콘택이 형성되는 문제점을 방지하고. 측벽 콘택 형성 시 측벽 콘택이 형성될 영역을 오픈시키는 마스크 패턴의 손상을 방지함으로써, 소자의 수율을 향상시키고자 하는 기술을 개시한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 형성된 라인 패턴 측벽에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 형성된 상기 라인 패턴들 사이의 저부에 도전층을 형성하는 단계와, 라인 패턴 측벽의 상기 제 1 절연막 표면에 제 2 절연막을 형성하는 단계와, 도전층 상측을 식각하여 상기 라인 패턴 측벽의 상기 제 1 절연막을 노출시키는 단계와, 라인 패턴 측벽의 상기 제 1 절연막 및 2 절연막 표면에 상기 라인 패턴 상측을 돌출시키는 희생막을 형성하고, 상기 희생막이 형성된 라인 패턴들 사이에 매립 절연막을 형성하는 단계와, 돌출된 라인 패턴 측벽에 캡핑막을 형성하는 단계와, 라인 패턴의 일측에 형성된 캡핑막에 이온을 주입하는 단계와, 라인 패턴의 타측에 형성된 캡핑막 및 상기 캡핑막 하부의 희생막을 제거하여 상기 제 2 절연막 및 상기 제 1 절연막을 노출시키는 단계와, 노출된 제 1 절연막을 제거하여 상기 라인 패턴을 노출시키는 측벽 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는 OSC(One Side Contact)을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
현재, 수직 채널 트랜지스터 구조에서는 비트라인의 일측에만 형성된 측벽 콘택을 형성하기 위해 경사 이온주입 또는 마스크 공정을 사용하고 있다. 그러나, 경사 이온주입은 리세스 깊이나 공간 마진이 부족하여 비트라인을 기준으로 양측이 모두 오픈되어 콘택이 형성되는 문제가 발생하고 있다.
또한, 마스크 공정은 측벽 콘택을 오픈시키기 위한 마스크 패턴이 손상되는 문제가 발생하여 측벽 콘택 형성 시 마스크 패턴을 적용하는데 어려움이 있다.
본 발명은 수직형 게이트를 포함하는 반도체 소자에서 측벽 콘택을 형성하기 위한 공정 마진을 개선하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 형성된 라인 패턴 측벽에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 형성된 상기 라인 패턴들 사이의 저부에 도전층을 형성하는 단계와, 라인 패턴 측벽의 상기 제 1 절연막 표면에 제 2 절연막을 형성하는 단계와, 도전층 상측을 식각하여 상기 라인 패턴 측벽의 상기 제 1 절연막을 노출시키는 단계와, 라인 패턴 측벽의 상기 제 1 절연막 및 2 절연막 표면에 상기 라인 패턴 상측을 돌출시키는 희생막을 형성하고, 상기 희생막이 형성된 라인 패턴들 사이에 매립 절연막을 형성하는 단계와, 돌출된 라인 패턴 측벽에 캡핑막을 형성하는 단계와, 라인 패턴의 일측에 형성된 캡핑막에 이온을 주입하는 단계와, 라인 패턴의 타측에 형성된 캡핑막 및 상기 캡핑막 하부의 희생막을 제거하여 상기 제 2 절연막 및 상기 제 1 절연막을 노출시키는 단계와, 노출된 제 1 절연막을 제거하여 상기 라인 패턴을 노출시키는 측벽 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 절연막은 산화막을 포함하는 것을 특징으로 하고, 도전층은 티타늄, 티타늄 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하며, 제 2 절연막은 질화막을 포함하는 것을 특징으로 한다.
또한, 희생막은 티타늄 질화막을 포함하는 것을 특징으로 하고, 캡핑막은 폴리실리콘층을 포함하는 것을 특징으로 한다.
그리고, 라인 패턴의 일측에 형성된 캡핑막에 이온을 주입하는 단계는 경사 이온 주입으로 진행하는 것을 특징으로 하며, 경사 이온주입은 상기 반도체 기판과 수직한 방향으로 10 ~ 15°의 경사를 갖는 것을 특징으로 한다. 여기서, 경사 이온주입은 BF2 이온을 이용하여 진행할 수 있다.
나아가, 측벽 콘택을 형성하는 단계 이후, 도전층 상부에 도전층을 추가로 증착하여 비트라인을 형성하는 단계를 더 포함하며, 추가로 증착되는 도전층은 상기 측벽 콘택의 상측보다 높게 형성하는 것을 특징으로 한다.
또한, 라인 패턴의 타측에 형성된 캡핑막 및 상기 캡핑막 하부의 희생막을 제거하여 상기 제 2 절연막 및 상기 제 1 절연막을 노출시키는 단계는 라인 패턴 및 매립 절연막 상부에 상기 라인 패턴의 타측에 형성된 캡핑막을 노출시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴에 의해 노출된 상기 캡핑막 및 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
나아가, 마스크 패턴은 ULTO(Ultra Low Temperature Oxide)막을 포함하는것을 특징으로 하며, 마스크 패턴은 250 ~ 350Å의 두께로 형성하는 것을 특징으로 며, 마스크 패턴에 의해 노출된 상기 폴리실리콘층 및 희생막을 제거하는 단계에서, 상기 폴리실리콘층은 습식으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 측벽 콘택 형성 시 양측에 콘택이 형성되는 문제점을 방지함으로써, 소자의 수율을 향상시키는 효과를 제공한다.
둘째, 측벽 콘택 형성 시 측벽 콘택이 형성될 영역을 오픈시키는 마스크 패턴의 손상을 방지함으로써, 소자의 수율을 향상시키는 효과를 제공한다.
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 1을 참조하면 반도체 기판(100) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 마스크 패턴(105)을 형성한다. 이때, 마스크 패턴(105)은 라인(line) 형태로 형성하며, 질화막을 포함하는 물질로 형성하는 것이 바람직하다.
다음으로, 마스크 패턴(105)을 식각 마스크로 반도체 기판(100)을 식각하여 다수의 라인 패턴(110)을 형성한다. 라인 패턴(110)은 반도체 기판(100)의 일부가 식각되어 형성된다. 그 다음, 라인 패턴(110) 및 마스크 패턴(105)을 포함하는 반도체 기판(100) 표면에 제 1 라이너 절연막(115)을 증착한다. 이때, 제 1 라이너 절연막(115)은 산화막을 포함하는 물질로 형성하는 것이 바람직하며, 제 1 라이너 절연막(115)의 두께는 80 ~ 120Å인 것이 바람직하다.
그 다음, 제 1 라이너 절연막(115)이 형성된 라인 패턴(110)을 포함하는 전체 상부에 제 1 비트라인 도전층(125)을 형성한다. 이어서, 에치-백(Etch-Back) 공정으로 제 1 비트라인 도전층(125) 식각하여 라인 패턴(110)들 사이의 저부에만 제 1 비트라인 도전층(125)이 남겨지도록 한다. 그 다음, 제 1 비트라인 도전층(125)에 의해 노출된 라인 패턴(110) 측벽 및 마스크 패턴(105) 상부의 제 1 라이너 절연막(115) 표면을 일부 제거한다. 제 1 라이너 절연막(115)의 제거는 클리닝 공정으로 진행할 수 있다. 이때, 제 1 라이너 절연막(115)은 최초 형성된 두께의 약 50% 정도 제거되도록 하는 것이 바람직하며 예컨대, 클리닝 공정 후 남겨진 제 1 라이너 절연막(115)이 40 ~ 60Å의 두께가 되도록 한다.
이어서, 제 1 라이너 절연막(115) 및 제 1 비트라인 도전층(125) 표면에 제 2 라이너 절연막(120)을 증착한다. 제 2 라이너 절연막(120)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이후, 에치-백 공정을 진행하여 마스크 패턴(105) 및 제 1 비트라인 도전층(125) 상부의 제 2 라이너 절연막(120)을 제거하여 라인 패턴(110) 측벽의 제 1 라이너 절연막(115) 표면에만 제 2 라이너 절연막(120)이 남겨지도록 한다.
그 다음, 제 1 비트라인 도전층(125) 상측을 더 식각하여 제 2 라이너 절연막(120) 하부의 제 1 라이너 절연막(115)이 노출되도록 한다. 이때, 제 2 라이너 절연막(120) 하부가 후속으로 형성될 측벽 콘택(One Side Contact) 상측의 위치가 되고, 제 1 비트라인 도전층(125) 상부가 후속으로 형성될 측벽 콘택 하측의 위치가 된다. 이와 같이, 제 1 비트라인 도전층(125)의 높이를 조절하여 측벽 콘택의 선폭을 조절할 수 있다.
다음으로, 제 2 라이너 절연막(120) 및 제 1 비트라인 도전층(125)을 포함하는 전체 표면에 희생 도전막(130)을 형성한다. 희생 도전막(130)은 티타늄 질화막을 포함하는 것이 바람직하다. 이후, 에치-백 공정을 진행하여 라인 패턴(110) 측벽의 제 2 라이너 절연막(120) 표면에만 희생 도전막(130)이 남겨지도록 한다.
이후, 희생 도전막(130)이 형성된 라인 패턴(110)을 포함하는 전체 상부에 절연막(135)을 형성한 후 마스크 패턴(105)이 노출될때까지 평탄화 공정을 진행한다. 평탄화 공정은 CMP 공정으로 진행하는 것이 바람직하다. 절연막(135)은 산화막을 포함하며, 바람직하게는 SOD막으로 형성한다.
다음으로, 도 2를 참조하면 마스크 패턴(105)을 배리어로 절연막(135) 및 희생 도전막(130) 상부를 리세스(Recess)하여 마스크 패턴(105) 상측을 노출시킨다. 즉, 마스크 패턴(105) 상부가 돌출된 형태가 되어 마스크 패턴(105)과 절연막(135) 사이에 단차가 발생한다.
이어서, 도 3을 참조하면 돌출된 마스크 패턴(105), 희생 도전막(130) 및 절연막(135) 표면에 폴리실리콘층(140)을 형성한다. 이때, 폴리실리콘층(140)은 언도프드 폴리실리콘층(Undoped Polysilicon)으로 형성하는 것이 바람직하다. 또한, 폴리실리콘층(140)은 돌출된 마스크 패턴(105)의 단차를 따라서 얇게 형성하며, 80 ~ 100Å의 두께로 형성하는 것이 바람직하다.
그 다음, 도 4를 참조하면 에치-백 공정으로 마스크 패턴(105) 상부 및 절연막(135) 상부의 폴리실리콘층(140)을 제거하여 마스크 패턴(105) 측벽의 제 2 라이너 절연막(120) 표면에만 폴리실리콘층(140)이 남겨지도록 한다. 이후, 산화막 클리닝 공정을 더 진행한다.
다음으로, 도 5를 참조하면 라인 패턴(110) 일측의 폴리실리콘층(140)에만 이온을 주입한다. 여기서, 이온 주입된 폴리실리콘층(140)을 도프드 폴리실리콘층(140a)이라고 정의한다. 이때, 일측의 폴리실리콘층(140)에 이온을 주입하는 방법으로 경사 이온주입을 진행한다. 경사 이온주입은 한 방향으로만 진행되며, 반도체 기판(100)에 수직한 방향을 기준으로 10 ~ 15°의 경사를 갖도록 하는 것이 바람직하다. 또한, 이 경사 이온주입은 BF2 이온을 사용하여 진행한다. 그러나, BF2 이온에 한정하지 않으며, 이온이 주입되어 폴리실리콘층의 식각비가 상이하게 변형되는 경우는 어떤 이온을 사용하여도 무관하다.
그 다음, 도 6을 참조하면 도프드 폴리실리콘층(140a)이 형성된 라인 패턴(110) 및 절연막(135) 상부에 제 1 하드마스크층(145) 및 제 2 하드마스크층(150)을 형성한다. 이때, 제 1 하드마스크층(145)은 산화막을 포함하는 물질로 형성하며, 바람직하게는 ULTO(Ultra Low Temperature Oxide) 막으로 형성한다. 그리고, 제 2 하드마스크층(150)은 SOC(Spin On Carbon)를 포함하는 물질로 형성할 수 있다. 여기서, 제 1 하드마스크층(145)으로 사용되는 ULTO막은 ALD(Atomic Layer Deposition) 방식으로 증착되며, 250 ~ 350Å의 두께로 증착된다. ALD 증착 방식은 플라즈마(plasma)를 사용하지 않기 때문에 하부의 희생 도전막(130)의 손상(damage)을 방지할 수 있다. 또한, ULTO막은 스텝 커버리지(Step Coverage)가 우수하여 갭필(Gap fill) 특성이 좋고 로딩 효과(Loading Effect)가 없으며 균일성이 우수한 특성을 갖는다. 또한, 제 1 하드마스크(145)를 ULTO막으로 형성하는 경우, 후속으로 진행되는 제 1 하드마스크(145) 식각 공정 시 라인 패턴(110) 측벽의 폴리실리콘층(140) 및 제 2 라이너 절연막(120)의 손상을 최소화할 수 있다.
그 다음, 제 2 하드마스크(150) 상부에 반사방지막(155)을 형성하고, 반사방지막(155) 상부에 측벽 콘택 형성을 위한 마스크 패턴(160)을 형성한다. 이 마스크 패턴(160)은 라인 패턴(110) 타측 부분 즉, 이온주입이 되지 않은 폴리실리콘층(140)이 형성된 부분이 노출되도록 형성하는 것이 바람직하다. 이어서, 마스크 패턴(160)을 식각 마스크로 반사방지막(155) 및 제 2 하드마스크층(150)을 식각하여 반사방지막 패턴(미도시) 및 제 2 하드마스크 패턴(미도시)을 형성한다.
이후, 마스크 패턴(160) 및 반사방지막 패턴(미도시)을 제거한 후 제 2 하드마스크 패턴을 식각 마스크로 제 1 하드마스크(145)를 식각하여 라인 패턴(110) 타측의 폴리실리콘층(140)을 노출시키는 하드마스크 패턴(145a)을 형성한다. 이때, 폴리실리콘층(140)과 인접한 절연막(135)도 일부 노출될 수 있다.
다음으로, 도 8을 참조하면 제 1 하드마스크 패턴(145a)에 의해 노출된 폴리실리콘층(140)을 제거한다. 폴리실리콘층(140)은 습식으로 제거하는데, 습식에 의한 스트립 공정이므로 측면의 제 2 라이너 절연막(120)이 손상되는 것을 방지할 수 있다. 또한, 인접한 도프드 폴리실리콘층(140a)이 노출되더라도 이는 도핑된 폴리실리콘이기 때문에 제거하고자 하는 폴리실리콘층(140)이 동시에 제거되지 않는다. 이어서, 라인 패턴(110) 타측의 폴리실리콘층(140)이 제거되면서 노출된 희생 도전막(130)을 제거한다. 즉, 라인 패턴(110) 타측의 희생 도전막(130)이 제거된다. 이때, 희생 도전막(130)이 제거되면서 제 2 라이너 절연막(120)과 제 1 비트라인 도전층(125) 사이에 제 1 라이너 절연막(115)이 노출된다.
그 다음, 도 9를 참조하면 도프드 폴리실리콘층(140a), 제 1 하드마스크 패턴(145a) 및 절연막(135)을 제거함과 동시에 노출된 제 1 라이너 절연막(115)이 제거되어 라인 패턴(110)의 일측의 실리콘층이 노출된다. 이렇게 노출된 라인 패턴(110)이 측벽 콘택(165)이 된다. 이어서, 제 1 비트라인 도전층(125) 상부에 제 2 비트라인 도전층(미도시)을 더 증착하여 매립 비트라인을 형성한다. 이때, 제 2 비트라인 도전층(미도시)은 측벽 콘택(165)의 상측보다 높은 높이까지 형성하는 것이 바람직하다.
상술한 바와 같이, 라이너 폴리실리콘층을 증착한 후 경사 이온주입을 진행하는 방법과 측벽 콘택을 정의하는 마스크 패턴을 이용하는 방법을 모두 사용함으로써, 양측이 모두 오픈되는 콘택을 방지함과 동시에 마스크 패턴의 손상을 최소화할 수 있다. 이에 따라, 측벽 콘택을 형성하기 위한 공정 마진을 향상시켜 소자의 수율을 증가시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 마스크 패턴
110 : 라인 패턴 115 : 제 1 라이너 절연막
120 : 제 2 라이너 절연막 125 : 제 1 비트라인 도전층
130 : 희생 도전막 135 : 절연막
140 : 폴리실리콘층 140a : 도핑된 폴리실리콘층
145 : 제 1 하드마스크층 145a : 하드마스크 패턴
150 : 제 2 하드마스크층 155 : 반사방지막
160 : 마스크 패턴 165 : 측벽 콘택

Claims (15)

  1. 반도체 기판 상부에 형성된 라인 패턴 측벽에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막이 형성된 상기 라인 패턴들 사이의 저부에 도전층을 형성하는 단계;
    상기 라인 패턴 측벽의 상기 제 1 절연막 표면에 제 2 절연막을 형성하는 단계;
    상기 도전층 상측을 식각하여 상기 라인 패턴 측벽의 상기 제 1 절연막을 노출시키는 단계;
    상기 라인 패턴 측벽의 상기 제 1 절연막 및 2 절연막 표면에 상기 라인 패턴 상측을 돌출시키는 희생막을 형성하고, 상기 희생막이 형성된 라인 패턴들 사이에 매립 절연막을 형성하는 단계;
    상기 돌출된 라인 패턴 측벽에 캡핑막을 형성하는 단계;
    상기 라인 패턴의 일측에 형성된 캡핑막에 이온을 주입하는 단계;
    상기 라인 패턴의 타측에 형성된 캡핑막 및 상기 캡핑막 하부의 희생막을 제거하여 상기 제 2 절연막 및 상기 제 1 절연막을 노출시키는 단계; 및
    상기 노출된 제 1 절연막을 제거하여 상기 라인 패턴을 노출시키는 측벽 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제 1 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 도전층은 티타늄, 티타늄 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제 2 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 희생막은 티타늄 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 캡핑막은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 라인 패턴의 일측에 형성된 캡핑막에 이온을 주입하는 단계는
    경사 이온 주입으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 경사 이온주입은 상기 반도체 기판과 수직한 방향으로 10 ~ 15°의 경사를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 7에 있어서,
    상기 경사 이온주입은 BF2 이온을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 1에 있어서,
    상기 측벽 콘택을 형성하는 단계 이후,
    상기 도전층 상부에 도전층을 추가로 증착하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 추가로 증착되는 도전층은 상기 측벽 콘택의 상측보다 높게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 1에 있어서,
    상기 라인 패턴의 타측에 형성된 캡핑막 및 상기 캡핑막 하부의 희생막을 제거하여 상기 제 2 절연막 및 상기 제 1 절연막을 노출시키는 단계는
    상기 라인 패턴 및 매립 절연막 상부에 상기 라인 패턴의 타측에 형성된 캡핑막을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴에 의해 노출된 상기 캡핑막 및 희생막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 마스크 패턴은 ULTO(Ultra Low Temperature Oxide)막을 포함하는것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 12에 있어서,
    상기 마스크 패턴은 250 ~ 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 12에 있어서,
    상기 마스크 패턴에 의해 노출된 상기 폴리실리콘층 및 희생막을 제거하는 단계에서, 상기 폴리실리콘층은 습식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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