KR20210117003A - 집적회로 장치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 98
- 125000006850 spacer group Chemical group 0.000 claims description 35
- 239000010410 layer Substances 0.000 description 135
- 238000009966 trimming Methods 0.000 description 60
- 229910015834 MSH1 Inorganic materials 0.000 description 23
- 101150093855 msh1 gene Proteins 0.000 description 23
- 102100034157 DNA mismatch repair protein Msh2 Human genes 0.000 description 12
- 101001134036 Homo sapiens DNA mismatch repair protein Msh2 Proteins 0.000 description 12
- 229910015837 MSH2 Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000010955 niobium Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000011049 filling Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052758 niobium Inorganic materials 0.000 description 4
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 3
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910004121 SrRuO Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229910000484 niobium oxide Inorganic materials 0.000 description 2
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910015659 MoON Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 229910000311 lanthanide oxide Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium oxide Chemical compound O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
집적회로 장치는 기판 상에 배치되는 하부 전극으로서, 상기 기판의 상면에 수직한 제1 방향으로 연장되고 제1 메인 영역과 제1 탑 영역을 포함하는 제1 하부 전극부와, 상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되고, 제2 메인 영역과 제2 탑 영역을 포함하는 제2 하부 전극부를 포함하는 하부 전극; 상기 제1 하부 전극부의 상기 제1 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제1 탑 지지 패턴; 및 상기 제2 하부 전극부의 상기 제2 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제2 탑 지지 패턴을 포함하고, 상기 제2 하부 전극부는 상기 제2 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함한다.
Description
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 커패시터 구조물을 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
집적회로 장치의 다운스케일링에 따라 이에 따라 집적회로 장치에 포함되는 커패시터 구조물의 사이즈 역시 축소되고 있다. 이에 따라 커패시터 구조물의 사이즈가 감소되더라도 향상된 커패시턴스 및 우수한 전기적 특성을 가질 수 있는 장치의 개발이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 복수의 하부 전극 사이의 간격이 상대적으로 작더라도 하부 전극 사이의 브릿지 불량을 방지하는 한편, 상대적으로 큰 높이를 갖는 하부 전극을 포함하는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 복수의 하부 전극 사이의 간격이 상대적으로 작더라도 하부 전극 사이의 브릿지 불량을 방지하는 한편, 상대적으로 큰 높이를 갖는 하부 전극을 형성할 수 있는 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는 기판 상에 배치되는 하부 전극으로서, 상기 기판의 상면에 수직한 제1 방향으로 연장되고 제1 메인 영역과 제1 탑 영역을 포함하는 제1 하부 전극부와, 상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되고, 제2 메인 영역과 제2 탑 영역을 포함하는 제2 하부 전극부를 포함하는 하부 전극; 상기 제1 하부 전극부의 상기 제1 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제1 탑 지지 패턴; 및 상기 제2 하부 전극부의 상기 제2 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제2 탑 지지 패턴을 포함하고, 상기 제2 하부 전극부는 상기 제2 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는 기판 상에 배치되는 하부 전극으로서, 상기 기판의 상면에 수직한 제1 방향으로 연장되고 제1 메인 영역과 제1 탑 영역을 포함하는 제1 하부 전극부와, 상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되고, 제2 메인 영역과 제2 탑 영역을 포함하는 제2 하부 전극부를 포함하는 하부 전극; 상기 제1 하부 전극부의 상기 제1 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제1 탑 지지 패턴; 상기 제1 하부 전극부의 상기 제1 메인 영역의 측벽의 적어도 일부분을 둘러싸는 제1 중간 지지 패턴; 및 상기 제2 하부 전극부의 상기 제2 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제2 탑 지지 패턴을 포함하고, 상기 제1 하부 전극부는 상기 제1 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하고, 상기 제2 하부 전극부는 상기 제2 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는 기판 상에 배치되는 하부 전극으로서, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 제1 하부 전극부와, 상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되는 제2 하부 전극부를 포함하는 하부 전극; 상기 제1 하부 전극부의 측벽의 상측을 둘러싸는 제1 탑 지지 패턴; 상기 제1 탑 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 제1 하부 전극부의 상기 측벽의 일부분을 둘러싸는 제1 중간 지지 패턴; 및 상기 제2 하부 전극부의 측벽의 상측을 둘러싸는 제2 탑 지지 패턴을 포함하고, 상기 제2 하부 전극부는 상기 제2 탑 지지 패턴에 접하는 돌출부를 포함하고, 상기 제1 하부 전극부는 상기 제1 중간 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 측벽에 단차부를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치의 제조 방법은, 기판 상에 제1 탑 지지 패턴을 포함하는 제1 몰드 스택을 형성하는 단계; 상기 제1 몰드 스택을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에 도전 물질을 채워 제1 하부 전극부를 형성하는 단계; 상기 제1 몰드 스택과 상기 제1 하부 전극부 상에 제2 탑 지지 패턴을 포함하는 제2 몰드 스택을 형성하는 단계; 상기 제2 몰드 스택을 관통하는 제2 개구부를 형성하는 단계; 상기 제2 개구부 내에 도전 물질을 채워 제2 하부 전극부를 형성하는 단계; 상기 제2 몰드 스택의 일부분을 제거하여 상기 제2 하부 전극부의 측벽 일부분을 노출하는 단계; 및 상기 노출된 제2 하부 전극부의 상기 측벽 일부분에 트리밍 공정을 수행하여 상기 제2 하부 전극부의 돌출부를 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따르면, 제1 몰드 스택을 사용하여 제1 하부 전극부를 형성하고, 이후 제2 몰드 스택을 사용하여 제2 하부 전극부를 형성함으로써 상대적으로 큰 높이를 갖는 하부 전극이 얻어질 수 있다. 또한 제1 하부 전극부의 측벽과 제2 하부 전극부의 측벽을 각각 또는 동시에 트리밍하여 하나의 하부 전극과 이에 인접한 하부 전극 사이에 브릿지 불량 등이 발생하는 것을 방지할 수 있다. 따라서 집적회로 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치의 일부 구성을 나타내는 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 집적회로 장치의 일부 구성을 나타내는 평면도들이다.
도 3a는 도 2의 도 A1-A1' 선에 따른 단면도이고, 도 3b는 도 2의 도 B1-B1' 선에 따른 단면도이며, 도 3c는 도 3b의 CX1 부분의 확대도이고, 도 3d는 도 3b의 CX2 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도들이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치의 일부 구성을 나타내는 평면도들이다.
도 9a는 도 8의 도 A2-A2' 선에 따른 단면도이고, 도 9b는 도 8의 도 B2-B2' 선에 따른 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 11 내지 도 24b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 11 내지 13, 14a, 15a, 16a, 17 내지 20, 21a, 22a, 23a, 및 24a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 14b, 15b, 16b, 21b, 22b, 23b, 및 24b는 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면들을 나타낸다.
도 25 내지 도 28은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 29 내지 도 33b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 29, 30, 31a, 32a, 및 33a는 도 8의 A2-A2' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 31b, 32b, 및 33b는 도 8의 B2-B2' 선을 따른 단면에 대응하는 단면들을 나타낸다.
도 2는 예시적인 실시예들에 따른 집적회로 장치의 일부 구성을 나타내는 평면도들이다.
도 3a는 도 2의 도 A1-A1' 선에 따른 단면도이고, 도 3b는 도 2의 도 B1-B1' 선에 따른 단면도이며, 도 3c는 도 3b의 CX1 부분의 확대도이고, 도 3d는 도 3b의 CX2 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도들이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치의 일부 구성을 나타내는 평면도들이다.
도 9a는 도 8의 도 A2-A2' 선에 따른 단면도이고, 도 9b는 도 8의 도 B2-B2' 선에 따른 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 11 내지 도 24b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 11 내지 13, 14a, 15a, 16a, 17 내지 20, 21a, 22a, 23a, 및 24a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 14b, 15b, 16b, 21b, 22b, 23b, 및 24b는 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면들을 나타낸다.
도 25 내지 도 28은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 29 내지 도 33b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 29, 30, 31a, 32a, 및 33a는 도 8의 A2-A2' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 31b, 32b, 및 33b는 도 8의 B2-B2' 선을 따른 단면에 대응하는 단면들을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(10)의 일부 구성을 나타내는 레이아웃도이다.
도 1을 참조하면, 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 갖는 복수의 활성 영역(AC)이 배치될 수 있다. 복수의 워드 라인(WL)은 복수의 활성 영역(AC)을 가로지르며 제1 방향(X 방향)을 따라 연장될 수 있다. 복수의 워드 라인(WL) 사이에 배치되는 활성 영역(AC)의 일부분 상에 다이렉트 콘택(DC)이 배치될 수 있고, 다이렉트 콘택(DC) 상에서 복수의 비트 라인(BL)이 제2 방향(Y 방향)을 따라 연장될 수 있다. 복수의 비트 라인(BL) 사이에 배치되는 활성 영역(AC)의 일부분 상에 배리드 콘택(BC)이 배치될 수 있고, 배리드 콘택(BC) 상에 하부 전극(LE)이 배치될 수 있다. 하부 전극(LE)과 배리드 콘택(BC) 상에는 선택적으로 랜딩 패드(LP)가 배치될 수 있다.
도 2는 예시적인 실시예들에 따른 집적회로 장치(100)의 일부 구성을 나타내는 평면도들이다. 도 2의 좌측도는 제1 수직 레벨(LV1)에서의 평면도이고, 도 2의 우측도는 제2 수직 레벨(LV2)에서의 평면도이다. 도 3a는 도 2의 도 A1-A1' 선에 따른 단면도이고, 도 3b는 도 2의 도 B1-B1' 선에 따른 단면도이며, 도 3c는 도 3b의 CX1 부분의 확대도이고, 도 3d는 도 3b의 CX2 부분의 확대도이다.
도 2 내지 도 3d을 참조하면, 집적회로 장치(100)는 도 1에 도시된 집적회로 장치(10)의 일부분에 해당할 수 있다. 기판(110)은 소자 분리막(도시 생략)에 의해 정의되는 활성 영역(AC)(도 1 참조)을 구비할 수 있다. 예시적인 실시예들에서, 기판(110)은 Si, Ge, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도시되지는 않았으나, 기판(110)에는 제1 방향(X 방향)으로 연장되는 복수의 게이트 라인 트렌치(도시 생략)가 형성되고, 상기 복수의 게이트 라인 트렌치 내에 복수의 워드 라인(WL)(도 1 참조)이 배치될 수 있다. 복수의 워드 라인(WL)은 게이트 절연층(도시 생략) 및 게이트 전극(도시 생략)을 포함할 수 있다.
기판(110)의 상면(110M) 상에는 하부 구조물(120)이 배치될 수 있다. 예를 들어, 하부 구조물(120) 내에 도 1을 참조로 설명한 복수의 비트 라인(BL), 배리드 콘택(BC), 및 다이렉트 콘택(DC)이 포함될 수 있다.
하부 구조물(120) 상에는 랜딩 패드(130)가 배치될 수 있다. 랜딩 패드(130)는 도 1을 참조로 설명한 랜딩 패드(LP)에 대응될 수 있고, 제1 방향(X 방향) 및 제2 방향(Y 방향)에 따라 소정의 간격으로 이격되어 배치될 수 있다. 랜딩 패드(130)의 측벽은 노드 분리 절연층(132)에 의해 둘러싸일 수 있고, 다이렉트 콘택(DC)을 통해 활성 영역(AC)에 전기적으로 연결될 수 있다. 랜딩 패드(130)는 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일부 예시에서, 랜딩 패드(130)는 티타늄 질화물(TiN)을 포함할 수 있다.
랜딩 패드(130) 및 노드 분리 절연층(132) 상에는 식각 정지층(134)이 형성될 수 있다. 식각 정지층(134)은 랜딩 패드(130)의 상면을 노출하는 개구부(134H)를 구비할 수 있다.
식각 정지층(134) 상에는 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 랜딩 패드(130)에 전기적으로 연결되는 하부 전극(140), 하부 전극(140)을 콘포말하게 커버하는 유전층(160), 및 유전층(160) 상의 상부 전극(170)을 포함할 수 있다.
하부 전극(140)은 랜딩 패드(130) 상에 배치될 수 있고, 하부 전극(140)의 바닥부는 식각 정지층(134)의 개구부(134H) 내에 배치될 수 있다. 하부 전극(140)의 바닥부 폭은 랜딩 패드(130)의 폭보다 더 작을 수 있고, 이에 따라 하부 전극(140)의 바닥면 전체가 랜딩 패드(130)와 접촉할 수 있다.
예시적인 실시예들에서, 하부 전극(140)은 랜딩 패드(130) 상에 배치되는 제1 하부 전극부(142)와, 제1 하부 전극부(142) 상에 배치되는 제2 하부 전극부(144)를 포함할 수 있다. 제1 하부 전극부(142)와 제2 하부 전극부(144)는 기판(110)의 상면(110M)에 수직한 제3 방향(Z 방향)을 따라 상대적으로 큰 높이로 연장될 수 있다.
제1 하부 전극부(142)는 제1 메인 영역(142M)과 제1 탑 영역(142T)을 포함할 수 있다. 제1 하부 전극부(142)의 제1 탑 영역(142T)은 제1 탑 지지 패턴(152T)에 의해 둘러싸일 수 있고, 제1 하부 전극부(142)의 제1 메인 영역(142M)의 측벽 일부분은 제1 중간 지지 패턴(152M)에 의해 둘러싸일 수 있다. 예를 들어 제1 탑 지지 패턴(152T)은 제1 개구부(152TH)를 포함하고, 제1 개구부(152TH) 내에 제1 하부 전극부(142)의 제1 탑 영역(142T)이 배치될 수 있다. 예를 들어 제1 중간 지지 패턴(152M)은 제2 개구부(152MH)를 포함하고, 제1 하부 전극부(142)의 제1 메인 영역(142M)의 측벽 일부분이 제2 개구부(152MH) 내에 배치될 수 있다. 제1 탑 지지 패턴(152T) 및 제1 중간 지지 패턴(152M)은 상대적으로 높은 종횡비를 갖는 제1 하부 전극부(142)가 인접한 제1 하부 전극부(142)를 향해 기울어지거나 쓰러지는 것을 방지하는 지지 부재 역할을 할 수 있다.
예시적인 실시예들에서, 도 3a에서 도시되는 것과 같이 제1 탑 지지 패턴(152T)의 상면은 제1 수직 레벨(LV1)에 배치될 수 있고, 제1 탑 영역(142T)의 상면은 제1 탑 지지 패턴(152T)의 상면과 동일한 레벨에(즉, 제1 수직 레벨(LV1)에) 배치될 수 있다. 이와는 달리, 도 3a에서 도시되는 것과 달리 제1 탑 영역(142T)의 상면은 제1 탑 지지 패턴(152T)의 상면보다 높은 레벨에(즉, 제1 수직 레벨(LV1)보다 높은 레벨에) 배치될 수도 있다.
제2 하부 전극부(144)는 제2 메인 영역(144M)과 제2 탑 영역(144T)을 포함할 수 있다. 제2 메인 영역(144M)은 제1 하부 전극부(142)의 제1 탑 영역(142T)의 상면 상에 배치될 수 있고, 제1 하부 전극부(142)의 연장 방향과 동일한 방향으로 연장될 수 있다. 제2 하부 전극부(144)의 제2 탑 영역(144T)은 제2 탑 지지 패턴(154T)에 의해 둘러싸일 수 있고, 제2 하부 전극부(144)의 제2 메인 영역(144M)의 측벽 일부분은 제2 중간 지지 패턴(154M)에 의해 둘러싸일 수 있다. 예를 들어 제2 탑 지지 패턴(154T)은 제3 개구부(154TH)를 포함하고, 제3 개구부(154TH) 내에 제2 하부 전극부(144)의 제2 탑 영역(144T)이 배치될 수 있다. 예를 들어 제2 중간 지지 패턴(154M)은 제4 개구부(154MH)를 포함하고, 제2 하부 전극부(144)의 제2 메인 영역(144M)의 측벽 일부분이 제4 개구부(154MH) 내에 배치될 수 있다.
예시적인 실시예들에서, 도 3a에서 도시되는 것과 같이 제2 탑 지지 패턴(154T)의 상면은 제2 수직 레벨(LV2)에 배치될 수 있고, 제2 탑 영역(144T)의 상면은 제2 탑 지지 패턴(154T)의 상면과 동일한 레벨에(즉, 제2 수직 레벨(LV2)에) 배치될 수 있다. 이와는 달리, 도 3a에서 도시되는 것과 달리 제2 탑 영역(144T)의 상면은 제2 탑 지지 패턴(154T)의 상면보다 높은 레벨에(즉, 제2 수직 레벨(LV2)보다 높은 레벨에) 배치될 수도 있다.
제1 하부 전극부(142)의 제1 메인 영역(142M)은 제1 중간 지지 패턴(152M)에 접하는 제1 돌출부(142P1)를 포함할 수 있고, 제1 하부 전극부(142)의 제1 탑 영역(142T)은 제1 탑 지지 패턴(152T)에 접하는 제2 돌출부(142P2)를 포함할 수 있다. 제1 돌출부(142P1) 및 제2 돌출부(142P2)는 제1 메인 영역(142M)의 측벽에 대하여 외측으로 돌출할 수 있고, 제1 돌출부(142P1)는 제1 중간 지지 패턴(152M)에 의해 둘러싸이고, 제2 돌출부(142P2)는 제1 탑 지지 패턴(152T)에 의해 둘러싸일 수 있다. 제1 탑 영역(142T)이 제2 돌출부(142P2)를 포함하므로, 제1 탑 영역(142T)의 제1 방향(X 방향)에 따른 폭이 제1 메인 영역(142M)의 제1 방향(X 방향)에 따른 폭보다 더 클 수 있다.
제1 하부 전극부(142)의 제1 메인 영역(142M)은 그 측벽에 단차부(142ST)를 포함할 수 있다. 단차부(142ST)는 제1 중간 지지 패턴(152M)의 바닥면보다 낮은 레벨에 형성될 수 있다.
예시적인 제조 공정에 따르면, 단차부(142ST)는 제1 하부 전극부(142)의 측벽으로부터 소정의 두께만큼을 제거하는 제1 트리밍 공정에 의해 형성되며, 이 때 제1 중간 지지 패턴(152M)에 의해 둘러싸이는 제1 하부 전극부(142)의 측벽 일부분이 제거되지 않아 제1 돌출부(142P1)가 형성될 수 있고, 제1 탑 지지 패턴(152T)에 의해 둘러싸이는 제1 하부 전극부(142)의 제1 탑 영역(142T)의 측벽 부분이 제거되지 않아 제2 돌출부(142P2)가 형성될 수 있다.
제2 하부 전극부(144)의 제2 메인 영역(144M)은 제2 중간 지지 패턴(154M)에 접하는 제3 돌출부(144P1)를 포함할 수 있고, 제2 하부 전극부(144)의 제2 탑 영역(144T)은 제2 탑 지지 패턴(154T)에 접하는 제4 돌출부(144P2)를 포함할 수 있다. 제3 돌출부(144P1) 및 제4 돌출부(144P2)는 제2 메인 영역(144M)의 측벽에 대하여 외측으로 돌출할 수 있고, 제3 돌출부(144P1)는 제2 중간 지지 패턴(154M)에 의해 둘러싸이고, 제4 돌출부(144P2)는 제2 탑 지지 패턴(154T)에 의해 둘러싸일 수 있다. 제2 탑 영역(144T)이 제4 돌출부(144P2)를 포함하므로, 제2 탑 영역(144T)의 제1 방향(X 방향)에 따른 폭이 제2 메인 영역(144M)의 제1 방향(X 방향)에 따른 폭보다 더 클 수 있다.
또한 제2 하부 전극부(144)의 제2 메인 영역(144M)은 그 측벽에 단차부(144ST)를 포함할 수 있다. 단차부(144ST)는 제2 중간 지지 패턴(154M)의 바닥면보다 낮은 레벨에 형성될 수 있다.
예시적인 제조 공정에 따르면, 단차부(144ST)는 제2 하부 전극부(144)의 측벽으로부터 소정의 두께만큼을 제거하는 제2 트리밍 공정에 의해 형성될 수 있다. 제2 트리밍 공정은 제1 트리밍 공정과는 별개로 수행될 수 있고, 즉 제2 트리밍 공정은 제1 트리밍 공정과 동시에 수행되지 않을 수 있다. 이 때 제2 중간 지지 패턴(154M)에 의해 둘러싸이는 제2 하부 전극부(144)의 측벽 일부분이 제거되지 않아 제3 돌출부(144P1)가 형성될 수 있고, 제2 탑 지지 패턴(154T)에 의해 둘러싸이는 제2 하부 전극부(144)의 제2 탑 영역(144T)의 측벽 부분이 제거되지 않아 제4 돌출부(144P2)가 형성될 수 있다.
도 2 및 도 3b에 도시되는 것과 같이, 제1 탑 지지 패턴(152T)은 제1 몰드 개구부(OP1)를 정의할 수 있다. 제1 하부 전극부(142)는 제1 탑 영역(142T)에 형성된 경사면(142XS)을 포함하고, 경사면(142XS)은 제1 몰드 개구부(OP1)에 노출되고 제1 탑 지지 패턴(152T)에 의해 둘러싸이지 않을 수 있다. 제1 하부 전극부(142)의 경사면(142XS)에 대하여 제2 하부 전극부(144)의 바닥부는 외측으로 돌출할 수 있다.
예시적인 제조 공정에 따르면, 제1 탑 지지 패턴(152T)을 식각하여 제1 몰드 개구부(OP1)를 형성하고, 이후 제1 몰드 개구부(OP1)에 의해 노출된 제1 하부 전극부(142)의 제1 탑 영역(142T)의 노출 부분을 트리밍하는 공정에 의해 경사면(142XS)이 형성될 수 있다. 이러한 트리밍 공정에 의해, 제1 하부 전극부(142)의 제1 탑 영역(142T)과 이에 인접한 제1 하부 전극부(142)의 제1 탑 영역(142T) 사이의 거리가 증가될 수 있고, 제1 몰드 개구부(OP1)를 통한 에천트 등의 물질의 공급이 용이해질 수 있다.
도 2 및 도 3b에 도시되는 것과 같이, 제2 탑 지지 패턴(154T)은 제2 몰드 개구부(OP2)를 정의할 수 있다. 제2 하부 전극부(144)는 제2 탑 영역(144T)에 형성된 경사면(144XS)을 포함하고, 경사면(144XS)은 제2 몰드 개구부(OP2)에 노출되고 제2 탑 지지 패턴(154T)에 의해 둘러싸이지 않을 수 있다.
예시적인 제조 공정에 따르면, 제2 탑 지지 패턴(154T)을 식각하여 제2 몰드 개구부(OP2)를 형성하고, 이후 제2 몰드 개구부(OP2)에 의해 노출된 제2 하부 전극부(144)의 제2 탑 영역(144T)의 노출 부분을 트리밍하는 공정에 의해 경사면(144XS)이 형성될 수 있다. 경사면(144XS)을 형성하기 위한 트리밍 공정은, 경사면(142XS)을 형성하기 위한 트리밍 공정과는 별개로 수행될 수 있다(예를 들어, 경사면(144XS)을 형성하기 위한 트리밍 공정은 경사면(142XS)을 형성하기 위한 트리밍 공정과 동시에 수행되지 않을 수 있다).
도 2 및 도 3a에 도시된 것과 같이, 제1 하부 전극부(142)와 제2 하부 전극부(144)는 수직 방향(Z 방향)으로 연장하는 필라 또는 기둥 형상일 수 있다. 제1 탑 지지 패턴(152T)의 바닥면보다 낮은 수직 레벨에서 제1 하부 전극부(142)의 수평 단면은 원형을 가질 수 있고, 제1 수직 레벨(LV1)에서 제1 하부 전극부(142)의 수평 단면은 경사면(142XS)에 의해 정의되는, 원형이 아닌 일부분을 포함할 수 있다. 제2 탑 지지 패턴(154T)의 바닥면보다 낮은 수직 레벨에서 제2 하부 전극부(144)의 수평 단면은 원형을 가질 수 있고, 제2 수직 레벨(LV2)에서 제2 하부 전극부(144)의 수평 단면은 경사면(144XS)에 의해 정의되는, 원형이 아닌 일부분을 포함할 수 있다.
예시적인 실시예들에서, 제1 하부 전극부(142)와 제2 하부 전극부(144)는 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 탑 지지 패턴(152T), 제1 중간 지지 패턴(152M), 제2 탑 지지 패턴(154T), 및 제2 중간 지지 패턴(154M)은 실리콘 질화물, 실리콘 산질화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 카본 질화물(SiCN)을 포함할 수 있다.
하부 전극(140)의 측벽 및 상면 상에는 유전층(160)이 배치될 수 있다. 유전층(160)은 하부 전극(140)의 측벽으로부터 제1 탑 지지 패턴(152T), 제1 중간 지지 패턴(152M), 제2 탑 지지 패턴(154T), 및 제2 중간 지지 패턴(154M)의 상면들 및 바닥면들 상으로 연장될 수 있고, 식각 정지층(134) 상에도 배치될 수 있다. 유전층(160)은 하부 전극(140)의 상면에 수직한 방향을 따라 약 20 내지 100 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 유전층(160)은 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 니오븀 산화물, 탄탈륨 산화물, 이트륨 산화물, 스트론튬 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.
유전층(160) 상에는 하부 전극(140)을 커버하는 상부 전극(170)이 배치될 수 있다. 상부 전극(170)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.
선택적으로, 유전층(160)과 상부 전극(170) 사이에는 계면층(도시 생략)이 더 형성될 수 있다. 상기 계면층은 티타늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 몰리브덴 산화물, 이리듐 산화물, 등의 금속 산화물, 또는 티타늄 산화질화물(TiON), 탄탈륨 산화질화물(TaON), 니오븀 산화질화물(NbON), 몰리브덴 산화질화물(MoON) 등의 금속 산질화물 중 적어도 하나를 포함할 수 있다.
일반적으로, 하부 전극의 종횡비가 커짐에 따라 몰드 스택의 개구부를 형성하는 공정에서 사용되는 마스크 패턴의 높이도 커질 필요가 있으며, 이에 따라 개구부의 프로파일을 정밀하게 조절하기 어려운 문제가 있다. 특히 개구부의 상측 폭이 바닥부 폭보다 더 크게 형성되는 경우에 개구부 내를 채우는 하부 전극이 인접한 하부 전극과 연결되어 브릿지 불량이 발생하거나, 하부 전극의 국부적으로 큰 볼륨에 기인하여, 이에 인접한 유전층을 통한 누설 전류가 발생하는 문제가 있다.
그러나 전술한 예시적인 실시예들에 따르면, 하부 전극(140)은 제1 하부 전극부(142)와 제2 하부 전극부(144)를 포함하는 구조로 형성됨에 따라, 하부 전극(140)의 높이를 증가시킬 수 있어 집적회로 장치(100)는 향상된 커패시턴스를 가질 수 있다. 또한 제1 하부 전극부(142)의 측벽의 폭을 감소시키기 위한 트리밍 공정과 제2 하부 전극부(144)의 측벽의 폭을 감소시키기 위한 트리밍 공정이 수행됨에 따라, 제1 하부 전극부(142)와 제2 하부 전극부(144)는 이에 인접한 제1 하부 전극부(142)와 제2 하부 전극부(144)와의 충분한 이격거리가 확보될 수 있다. 따라서 하부 전극(140)의 브릿지 불량의 발생 또는 누설 전류의 발생이 방지될 수 있고, 상기 집적회로 장치(100)는 우수한 전기적 특성을 가질 수 있다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이다. 도 4는 도 2의 A1-A1' 단면에 대응되는 단면을 나타낸다. 도 4에서 도 1 내지 도 3d에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 하부 전극(140A)은 제1 하부 전극부(142A)와 제2 하부 전극부(144A)를 포함한다. 제1 하부 전극부(142A)는 제1 중간 지지 패턴(152M)에 의해 둘러싸이는 제1 돌출부(142P1A)를 포함하나, 제1 중간 지지 패턴(152M)보다 낮은 레벨에 배치되는 단차부(142ST)(도 3a 참조)는 형성되지 않는다. 또한 제1 돌출부(142P1A)는 제1 중간 지지 패턴(152M)보다 더 높은 레벨에 배치되는 제1 하부 전극부(142A)의 제1 메인 영역(142M)의 측벽에 대하여 외측으로 돌출하고, 제1 중간 지지 패턴(152M)보다 더 낮은 레벨에 배치되는 제1 메인 영역(142M)의 측벽과 연속적으로 연결될 수 있다.
예시적인 제조 공정에서, 제1 돌출부(142P1A)는 제1 하부 전극부(142A)의 측벽으로부터 소정의 두께만큼을 제거하는 제1 트리밍 공정에 의해 형성될 수 있다. 특히 제1 중간 지지 패턴(152M)보다 낮은 레벨에 배치되는 제1 하부 전극부(142A)의 측벽이 노출되지 않는 상태로 제1 중간 지지 패턴(152M) 상면보다 높은 레벨에 배치되는 제1 하부 전극부(142A)의 측벽에 제1 트리밍 공정을 수행하여 제1 돌출부(142P1A)와 제2 돌출부(142P2)가 형성될 수 있다. 제1 하부 전극부(142A)의 상측의 폭이 하측의 폭보다 상대적으로 클 때, 제1 트리밍 공정을 수행하여 제1 하부 전극부(142A)의 상측의 폭을 축소시킴으로써, 제1 하부 전극부(142A)의 브릿지 불량 발생 또는 누설 전류 발생이 방지될 수 있다.
또한 제1 하부 전극부(142A)와 유사하게, 제2 하부 전극부(144A)도 제2 중간 지지 패턴(154M)에 의해 둘러싸이는 제3 돌출부(144P1A)를 포함하나, 제2 중간 지지 패턴(154M)보다 낮은 레벨에 배치되는 단차부(144ST)(도 3a 참조)는 형성되지 않는다. 또한 제3 돌출부(144P1A)는 제2 중간 지지 패턴(154M)보다 더 높은 레벨에 배치되는 제2 하부 전극부(144A)의 제2 메인 영역(144M)의 측벽에 대하여 외측으로 돌출하고, 제2 중간 지지 패턴(154M)보다 더 낮은 레벨에 배치되는 제2 메인 영역(144M)의 측벽과 연속적으로 연결될 수 있다.
예시적인 제조 공정에서, 제3 돌출부(144P1A)는 제2 하부 전극부(144A)의 측벽으로부터 소정의 두께만큼을 제거하는 제2 트리밍 공정에 의해 형성될 수 있다. 특히 제2 중간 지지 패턴(154M)보다 낮은 레벨에 배치되는 제2 하부 전극부(144A)의 측벽이 노출되지 않는 상태로 제2 중간 지지 패턴(154M) 상면보다 높은 레벨에 배치되는 제2 하부 전극부(144A)의 측벽에 제2 트리밍 공정을 수행하여 제3 돌출부(144P1A)와 제4 돌출부(144P2)가 형성될 수 있다. 제2 트리밍 공정은 제1 트리밍 공정과는 별개로 수행될 수 있다(예를 들어 제1 트리밍 공정과 동시에 수행되지 않을 수 있다).
도 5a 및 도 5b는 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도들이다. 도 5a 및 도 5b는 각각 도 2의 A1-A1' 단면 및 B1-B1' 단면에 대응되는 단면을 나타낸다. 도 5a 및 도 5b에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5a 및 도 5b를 참조하면, 하부 전극(140B)은 제1 하부 전극부(142B)와 제2 하부 전극부(144)를 포함한다. 제1 하부 전극부(142B)는 도 3a에서 설명한 제1 및 제2 돌출부(142P1, 142P2)와 단차부(142ST)를 포함하지 않을 수 있다. 제1 하부 전극부(142B)의 제1 탑 영역(142T)의 측벽이 제1 탑 지지 패턴(152T)의 바닥면보다 낮은 레벨에 배치되는 제1 하부 전극부(142B)의 제1 메인 영역(142M)의 측벽과 정렬될 수 있고, 단차 또는 킹크(kink)의 형성 없이 연속적으로 연결될 수 있다. 제1 하부 전극부(142B)는 제1 탑 영역(142T)에서 경사면(142XS)을 포함할 수 있다.
제2 하부 전극부(144)는 제3 및 제4 돌출부(144P1, 144P2)와 단차부(144ST)를 포함할 수 있다. 특히 제3 돌출부(144P1)는 제2 중간 지지 패턴(154M)과 접하도록 배치되고, 제4 돌출부(144P2)는 제2 탑 지지 패턴(154T)과 접하도록 배치될 수 있다. 단차부(144ST)는 제2 중간 지지 패턴(154M)의 바닥면보다 더 낮은 레벨에서 제2 하부 전극부(144)의 측벽에 형성될 수 있다.
예시적인 제조 공정에 따르면, 제1 하부 전극부(142B)를 형성한 후 제1 하부 전극부(142B)의 측벽으로부터 일부 두께만큼을 제거하여 제1 하부 전극부(142B)의 폭을 축소하기 위한 트리밍 공정이 수행되지 않을 수 있다. 한편 제2 하부 전극부(144)를 형성한 후 제2 하부 전극부(144)의 측벽으로부터 일부 두께만큼을 제거하여 제2 하부 전극부(144)의 폭을 축소하기 위한 트리밍 공정이 수행될 수 있다.
전술한 예시적인 실시예들에 따르면, 하부 전극(140B)은 증가된 높이를 가질 수 있는 한편 하부 전극(140B)의 브릿지 불량의 발생 또는 누설 전류의 발생이 방지될 수 있다. 상기 집적회로 장치(100B)는 우수한 전기적 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 단면도이다. 도 6은 도 2의 A1-A1' 단면에 대응되는 단면을 나타낸다. 도 6에서 도 1 내지 도 5b에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 하부 전극(140C)은 제1 하부 전극부(142C) 및 제2 하부 전극부(144C)를 포함하고, 제1 하부 전극부(142C)의 제1 탑 영역(142T)과 제1 탑 지지 패턴(152T) 사이에 제1 스페이서(156S1)가 배치되고, 제2 하부 전극부(144C)의 제2 탑 영역(144T)과 제2 탑 지지 패턴(154T) 사이에 제2 스페이서(156S2)가 배치될 수 있다.
예시적인 실시예들에서, 제1 스페이서(156S1)는 제1 하부 전극부(142C)의 재2 돌출부(142P2)와 접할 수 있고, 제1 스페이서(156S1)의 상면은 제1 하부 전극부(142C)의 상면 및 제1 탑 지지 패턴(152T)의 상면과 동일한 레벨에 배치될 수 있다. 제2 스페이서(156S2)는 제2 하부 전극부(144C)의 제4 돌출부(144P2)와 접할 수 있고, 제2 스페이서(156S2)의 상면은 제2 하부 전극부(144C)의 상면 및 제2 탑 지지 패턴(154T)의 상면과 동일한 레벨에 배치될 수 있다. 제2 스페이서(156S2)의 상면에서의 수평 방향 폭(w21)이 제2 스페이서(156S2)의 바닥면에서의 수평 방향 폭(w22)보다 더 클 수 있다.
예시적인 제조 공정에서, 제1 몰드 스택(MS1)의 개구부(MSH1)의 입구 주변에 스텝 커버리지가 우수하지 못한 물질을 사용하여 스페이서막(156L)(도 26 참조)을 형성한 후, 개구부(MSH1) 내부에 제1 하부 전극부(142C)를 형성할 수 있다. 이에 따라 제1 하부 전극부(142C) 상측의 폭을 감소시키고, 제1 하부 전극부(142C) 상측과 이에 인접한 제1 하부 전극부(142C) 상측 사이의 충분한 이격 거리를 확보할 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100D)를 나타내는 단면도이다. 도 7은 도 2의 A1-A1' 단면에 대응되는 단면을 나타낸다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 제1 하부 전극(140D)은 제1 하부 전극부(142D) 및 제2 하부 전극부(144D)를 포함하고, 제1 하부 전극부(142D)는 그 내부에 제1 심 영역(seam region)(SR1)을 포함하고, 제2 하부 전극부(144D)는 그 내부에 제2 심 영역(SR2)을 포함할 수 있다.
제1 심 영역(SR1)은 제1 몰드 스택(MS1)(도 12 참조)을 관통하는 개구부(MSH1)(도 12 참조) 내에 제1 하부 전극부(142D)를 구성하는 도전 물질이 완전히 채워지지 않음에 의해 형성되는 에어 스페이스일 수 있다. 제1 심 영역(SR1)은 제1 하부 전극부(142D)의 연장 방향(즉, 제3 방향 또는 Z 방향)을 따라 제1 하부 전극부(142D)의 제1 탑 영역(142T)까지 연장될 수 있으나, 이에 한정되지 않는다.
제2 심 영역(SR2)은 제2 몰드 스택(MS2)(도 19 참조)을 관통하는 개구부(MSH2)(도 19 참조) 내에 제2 하부 전극부(144D)를 구성하는 도전 물질이 완전히 채워지지 않음에 의해 형성되는 에어 스페이스일 수 있다. 제2 심 영역(SR2)은 제2 하부 전극부(144D)의 연장 방향(즉, 제3 방향 또는 Z 방향)을 따라 제2 하부 전극부(144D)의 제2 탑 영역(144T)까지 연장될 수 있다. 제2 하부 전극부(144D)의 바닥부에는 제2 심 영역(SR2)이 배치되지 않을 수 있고, 이에 따라 제2 심 영역(SR2)이 제1 심 영역(SR1)과 연결되지 않을 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100E)의 일부 구성을 나타내는 평면도들이다. 도 8의 좌측도는 제1 수직 레벨(LV1)에서의 평면도이고, 도 8의 우측도는 제2 수직 레벨(LV2)에서의 평면도이다. 도 9a는 도 8의 도 A2-A2' 선에 따른 단면도이고, 도 9b는 도 8의 도 B2-B2' 선에 따른 단면도이다. 도 8 내지 도 9b에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8 내지 도 9b를 참조하면, 제1 하부 전극(140E)은 제1 하부 전극부(142E) 및 제2 하부 전극부(144E)를 포함한다. 제1 하부 전극부(142E)는 제1 탑 영역(142T)에서 도 3b에서 설명된 것과 같은 경사면(142XS)을 포함하지 않으며, 제2 하부 전극부(144E)는 제2 탑 영역(144T)에서 경사면(144XS)을 포함할 수 있다.
제1 탑 지지 패턴(152T)은 제1 몰드 개구부(OP1)를 정의하고 제1 몰드 개구부(OP1)에 의해 노출되는 제1 하부 전극부(142E)의 측벽은 제2 하부 전극부(144E)의 바닥부에 대하여 외측으로 돌출할 수 있다. 제2 탑 지지 패턴(154T)은 제2 몰드 개구부(OP2)를 정의하고 제2 몰드 개구부(OP2)에 의해 노출되는 제2 하부 전극부(144E)의 측벽에 경사면(144XS)이 배치될 수 있다.
예시적인 제조 공정에 따르면, 제1 몰드 스택(MS1)(도 29 참조) 내의 제1 개구부(MSH1)(도 29 참조) 내에 제1 하부 전극부(142E)를 형성하고, 이후 제2 몰드 스택(MS2)(도 31a 참조) 내의 제2 개구부(MSH2)(도 31a 참조) 내에 제2 하부 전극부(144E)를 형성할 수 있다. 이후 마스크 패턴(252)(도 31a 참조)을 사용하여 제2 탑 지지 패턴(154T) 및 제2 중간 지지 패턴(154M)을 식각하여 제2 몰드 개구부(OP2)를 형성하고, 이후 제2 몰드 개구부(OP2)에 의해 노출되는 제1 탑 지지 패턴(152T) 및 제1 중간 지지 패턴(152M)을 식각하여 제1 몰드 개구부(OP1)를 형성할 수 있다. 이후, 제2 몰드 개구부(OP2)에 의해 노출된 제2 하부 전극부(144E)의 제2 탑 영역(144T)의 노출 부분을 트리밍하는 공정에 의해 경사면(144XS)이 형성될 수 있다.
도 8에 도시된 것과 같이, 제1 수직 레벨(LV1)에서 제1 하부 전극부(142E)의 수평 단면은 원형을 가질 수 있고, 제2 수직 레벨(LV2)에서 제2 하부 전극부(144E)의 수평 단면은 경사면(144XS)에 의해 정의되는, 원형이 아닌 일부분을 포함할 수 있다.
도 10은 예시적인 실시예들에 따른 집적회로 장치(100F)를 나타내는 단면도이다. 도 10은 도 2의 A1-A1' 단면에 대응되는 단면을 나타낸다. 도 10에서, 도 1 내지 도 9b에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 하부 전극(140F)은 제1 하부 전극부(142)와 제2 하부 전극부(144F)를 포함할 수 있고, 제1 하부 전극부(142)의 수직 방향에 따른 제1 높이(h11)보다 제2 하부 전극부(144F)의 수직 방향에 따른 제2 높이(h12)가 더 작을 수 있다. 예를 들어, 제2 높이(h12)는 제1 높이(h11)의 약 30% 내지 약 60%일 수 있으나 이에 한정되는 것은 아니다.
제2 하부 전극부(144F)의 제2 탑 영역(144T) 주위에 제2 탑 지지 패턴(154T)이 배치되고, 제2 탑 지지 패턴(154T)의 상면은 도 3a에 기재된 제2 수직 레벨(LV2)(도 3a 참조)보다 더 낮은 제3 수직 레벨(LV3)에 배치될 수 있다. 제2 하부 전극부(144F)의 제2 메인 영역(144M) 측벽 상에 도 3a에서 설명된 제2 중간 지지 패턴(154M)이 형성되지 않을 수 있다. 이에 따라 제2 하부 전극부(144F)의 제2 메인 영역(144M)은 제2 중간 지지 패턴(154M)에 의해 둘러싸이는 제3 돌출부(144P1)(도 3a 참조)를 포함하지 않을 수 있다.
도 11 내지 도 24b는 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 11 내지 13, 14a, 15a, 16a, 17 내지 20, 21a, 22a, 23a, 및 24a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 14b, 15b, 16b, 21b, 22b, 23b, 및 24b는 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면들을 나타낸다.
도 11을 참조하면, 기판(110)의 상면(110M) 상에 하부 구조물(120)을 형성하고, 하부 구조물(120) 상에 랜딩 패드(130)와, 랜딩 패드(130)의 측벽을 둘러싸는 노드 분리 절연층(132)을 형성할 수 있다.
이후, 랜딩 패드(130)와 노드 분리 절연층(132) 상에 식각 정지층(134) 및 제1 몰드 스택(MS1)을 순서대로 형성할 수 있다. 제1 몰드 스택(MS1)은 식각 정지층(134) 상에 순차적으로 적층되는 제1 몰드층(212), 제1 중간 지지 패턴(152M), 제2 몰드층(214), 및 제1 탑 지지 패턴(152T)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 몰드층(212)과 식각 정지층(134)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어 제1 몰드층(212)이 실리콘 산화물을 포함하는 경우, 식각 정지층(134)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물(SiCN)을 포함할 수 있다. 또한 제1 및 제2 몰드층(212, 214)과 제1 중간 지지 패턴(152M)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있고, 제1 및 제2 몰드층(212, 214)과 제1 탑 지지 패턴(152T)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어 제1 및 제2 몰드층(212, 214)이 실리콘 산화물을 포함하는 경우, 제1 중간 지지 패턴(152M)과 제1 탑 지지 패턴(152T)은 실리콘 질화물, 실리콘 산질화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 카본 질화물(SiCN)을 포함할 수 있다.
도 12를 참조하면, 제1 탑 지지 패턴(152T) 상에 개구부(222H)를 구비하는 제1 마스크 패턴(222)을 형성하고, 제1 마스크 패턴(222)을 사용하여 제1 몰드 스택(MS1)을 관통하는 개구부(MSH1)를 형성할 수 있다.
예시적인 실시예들에서, 제1 마스크 패턴(222)은 폴리실리콘, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, SOH(spin-on-hardmask), ACL(amorphous carbon layer), 또는 이들의 조합일 수 있다.
개구부(MSH1)는 제1 몰드 스택(MS1)을 관통하도록 제3 방향(Z 방향)으로 연장될 수 있고, 개구부(MSH1) 중 제1 탑 지지 패턴(152T)을 관통하는 일부분이 제1 개구부(152TH)로, 개구부(MSH1) 중 제1 중간 지지 패턴(152M)을 관통하는 일부분이 제2 개구부(152MH)로 지칭될 수 있다. 개구부(MSH1)의 형성 후에, 식각 정지층(134)의 일부분이 제거되고, 식각 정지층(134)에 개구부(MSH1)와 연결되는 개구부(134H)가 형성될 수 있다. 개구부(MSH1) 및 개구부(134H)에 의해 랜딩 패드(130)의 상면이 노출될 수 있다.
도 13을 참조하면, 랜딩 패드(130) 및 제1 몰드 스택(MS1) 상에 도전층을 사용하여 개구부(134H, MSH1)의 내부를 채우고, 제1 탑 지지 패턴(152T)의 상면이 노출될 때까지 상기 도전층 상부를 제거하여 제1 하부 전극부(142)를 형성할 수 있다.
예를 들어, 제1 하부 전극부(142)의 형성 공정은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 금속 유기 CVD (MOCVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정, 또는 금속 유기 ALD (MOALD) 공정일 수 있다.
도 14a 및 도 14b를 참조하면, 제1 하부 전극부(142)와 제1 몰드 스택(MS1) 상에 개구부(224H)를 포함하는 제2 마스크 패턴(224)을 형성할 수 있다. 이후 제2 마스크 패턴(224)을 식각 마스크로 사용하여 제1 탑 지지 패턴(152T), 제2 몰드층(214) 및 제1 중간 지지 패턴(152M)의 일부분을 제거하여 제1 몰드 개구부(OP1)를 형성할 수 있다. 이 때 제1 몰드 개구부(OP1)는 제1 하부 전극부(142)의 상면 일부분 및 측벽 일부분을 노출하도록 형성될 수 있다.
이후, 제1 몰드 개구부(OP1)에 의해 노출되는 제1 하부 전극부(142)의 상측 상에 트리밍 공정을 수행하여, 제1 하부 전극부(142)의 상측에 경사면(142XS)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 제2 몰드층(214)을 제거하고 제1 몰드층(212)의 일부분을 제거하여 제1 몰드층 잔류부(212R)를 형성할 수 있다.
예시적인 실시예들에서, 제1 몰드층(212)의 일부분 및 제2 몰드층(214)의 제거 공정은 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각제를 사용한 식각 공정일 수 있다.
제1 몰드층(212)의 일부분 및 제2 몰드층(214)을 제거하기 위한 공정에서, 제1 탑 지지 패턴(152T) 및 제1 중간 지지 패턴(152M)은 제거되지 않을 수 있고, 인접한 두 개의 제1 하부 전극부(142)가 제1 탑 지지 패턴(152T) 및 제1 중간 지지 패턴(152M)에 연결되고 이들에 의해 지지될 수 있다. 또한 제1 몰드층(212)의 일부분이 제거된 후 제1 몰드층 잔류부(212R)는 제1 하부 전극부(142)의 측벽 하측을 둘러쌀 수 있다.
도 16a 및 도 16b를 참조하면, 제1 하부 전극부(142)의 노출된 부분에 제1 트리밍 공정을 수행하여 제1 하부 전극부(142)의 수평 방향 폭을 감소시킬 수 있다.
예시적인 실시예들에서, 상기 제1 트리밍 공정은 등방성의 건식 식각 또는 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 제1 트리밍 공정이 습식 식각을 포함하는 경우, 상기 제1 트리밍 공정은 인산, 질산, 초산, 또는 이들의 조합을 포함하는 식각제를 이용하여 수행될 수 있다.
예시적인 실시예들에서, 상기 제1 트리밍 공정은, 상기 제1 트리밍 공정 이후에 제1 하부 전극부(142)의 수평 치수가 식각 전의 상기 제1 트리밍 공정 이전의 수평 치수의 약 60% 내지 약 90%가 되도록 수행될 수 있다.
제1 중간 지지 패턴(152M)에 의해 둘러싸이는 제1 하부 전극부(142)의 측벽 일부분과 제1 탑 지지 패턴(152T)에 의해 둘러싸이는 제1 하부 전극부(142)의 제1 탑 영역(142T)은 상기 제1 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 이에 따라 제1 중간 지지 패턴(152M)에 접하는 제1 돌출부(142P1)와 제1 탑 지지 패턴(152T)에 접하는 제2 돌출부(142P2)가 형성될 수 있다. 또한 제1 몰드층 잔류부(212R)에 의해 커버되는 제1 하부 전극부(142)의 측벽 또한 상기 제1 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 제1 몰드층 잔류부(212R)의 상면과 동일한 수직 레벨에서 단차부(142ST)가 형성될 수 있다.
도 17을 참조하면, 제1 탑 지지 패턴(152T) 및 제1 중간 지지 패턴(152M)을 커버하고 복수의 제1 하부 전극부(142) 사이의 공간을 채우는 보호층(230)을 형성하고, 제1 탑 지지 패턴(152T)의 상면이 노출될 때까지 보호층(230)의 상면을 에치백할 수 있다.
예시적인 실시예들에서, 보호층(230)은 실리콘 산화물, 실리콘 산질화물, SOH(spin-on-hardmask), ACL(amorphous carbon layer) 중 적어도 하나를 포함할 수 있다.
도 18을 참조하면, 제1 하부 전극부(142) 및 제1 탑 지지 패턴(152T) 상에 제2 몰드 스택(MS2)을 형성할 수 있다. 제2 몰드 스택(MS2)은 제3 몰드층(242), 제2 중간 지지 패턴(154M), 제4 몰드층(244), 및 제2 탑 지지 패턴(154T)을 포함할 수 있다.
예시적인 실시예들에서, 제3 및 제4 몰드층(242, 244)과 제2 중간 지지 패턴(154M)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있고, 제3 및 제4 몰드층(242, 244)과 제2 탑 지지 패턴(154T)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어 제3 및 제4 몰드층(242, 244)이 실리콘 산화물을 포함하는 경우, 제2 중간 지지 패턴(154M)과 제2 탑 지지 패턴(154T)은 실리콘 질화물, 실리콘 산질화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 카본 질화물(SiCN)을 포함할 수 있다.
도 19를 참조하면, 제2 탑 지지 패턴(154T) 상에 개구부(252H)를 구비하는 제3 마스크 패턴(252)을 형성하고, 제3 마스크 패턴(252)을 사용하여 제2 몰드 스택(MS2)을 관통하는 개구부(MSH2)를 형성할 수 있다.
예시적인 실시예들에서, 제3 마스크 패턴(252)은 폴리실리콘, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, SOH, ACL, 또는 이들의 조합일 수 있다.
개구부(MSH2)는 제2 몰드 스택(MS2)을 관통하도록 제3 방향(Z 방향)으로 연장될 수 있고, 개구부(MSH2) 중 제2 탑 지지 패턴(154T)을 관통하는 일부분이 제3 개구부(154TH)로, 개구부(MSH2) 중 제2 중간 지지 패턴(154M)을 관통하는 일부분이 제4 개구부(154MH)로 지칭될 수 있다. 개구부(MSH2)의 바닥부에 제1 하부 전극부(142)의 상면이 노출될 수 있다.
도 20을 참조하면, 제2 몰드 스택(MS2) 상에 도전층을 사용하여 개구부(MSH2)의 내부를 채우고, 제2 탑 지지 패턴(154T)의 상면이 노출될 때까지 상기 도전층 상부를 제거하여 제2 하부 전극부(144)를 형성할 수 있다.
도 21a 및 도 21b를 참조하면, 제2 하부 전극부(144)와 제2 몰드 스택(MS2) 상에 개구부(254H)를 포함하는 제4 마스크 패턴(254)을 형성할 수 있다. 이후 제4 마스크 패턴(254)을 식각 마스크로 사용하여 제2 탑 지지 패턴(154T), 제4 몰드층(244) 및 제2 중간 지지 패턴(154M)의 일부분을 제거하여 제2 몰드 개구부(OP2)를 형성할 수 있다. 이 때 제2 몰드 개구부(OP2)는 제2 하부 전극부(144)의 상면 일부분 및 측벽 일부분을 노출하도록 형성될 수 있다.
이후, 제2 몰드 개구부(OP2)에 의해 노출되는 제2 하부 전극부(144)의 상측 상에 트리밍 공정을 수행하여, 제2 하부 전극부(144)의 상측에 경사면(144XS)을 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 제4 몰드층(244)을 제거하고 제3 몰드층(242)의 일부분을 제거하여 제3 몰드층 잔류부(242R)를 형성할 수 있다.
예시적인 실시예들에서, 제3 몰드층(242)의 일부분 및 제4 몰드층(244)의 제거 공정은 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각제를 사용한 식각 공정일 수 있다. 제3 몰드층(242)의 일부분이 제거된 후 제3 몰드층 잔류부(242R)는 제2 하부 전극부(144)의 측벽 하측을 둘러쌀 수 있다.
이후, 제2 하부 전극부(144)의 노출된 부분에 제2 트리밍 공정을 수행하여 제2 하부 전극부(144)의 수평 방향 폭을 감소시킬 수 있다.
예시적인 실시예들에서, 상기 제2 트리밍 공정은 등방성의 건식 식각 또는 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 제2 트리밍 공정이 습식 식각을 포함하는 경우, 상기 제2 트리밍 공정은 인산, 질산, 초산, 또는 이들의 조합을 포함하는 식각제를 이용하여 수행될 수 있다.
제2 중간 지지 패턴(154M)에 의해 둘러싸이는 제2 하부 전극부(144)의 측벽 일부분과 제2 탑 지지 패턴(154T)에 의해 둘러싸이는 제2 하부 전극부(144)의 제2 탑 영역(144T)은 상기 제2 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 이에 따라 제2 중간 지지 패턴(154M)에 접하는 제3 돌출부(144P1)와 제2 탑 지지 패턴(154T)에 접하는 제4 돌출부(144P2)가 형성될 수 있다. 또한 제3 몰드층 잔류부(242R)에 의해 커버되는 제2 하부 전극부(144)의 측벽 또한 상기 제1 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 제3 몰드층 잔류부(242R)의 상면과 동일한 수직 레벨에서 단차부(144ST)가 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 제3 몰드층 잔류부(242R)(도 22a 참조), 보호층(230)(도 22a 참조), 및 제1 몰드층 잔류부(212R)(도 22a 참조)를 제거할 수 있다.
도 24a 및 도 24b를 참조하면, 제1 하부 전극부(142) 및 제2 하부 전극부(144)의 노출된 표면에 유전층(160)을 콘포말하게 형성할 수 있다. 이 때, 제1 중간 지지 패턴(152M), 제1 탑 지지 패턴(152T), 제2 중간 지지 패턴(154M), 및, 제2 탑 지지 패턴(154T)의 노출된 표면에도 유전층(160)이 형성될 수 있다. 제1 하부 전극부(142)의 표면 중 제1 중간 지지 패턴(152M) 및 제1 탑 지지 패턴(152T)과 접촉하는 부분과, 제2 하부 전극부(144)의 표면 중 제2 중간 지지 패턴(154M) 및 제2 탑 지지 패턴(154T)과 접촉하는 부분에는 유전층(160)이 형성되지 않을 수 있다.
이후 유전층(160)을 커버하는 상부 전극(170)을 형성할 수 있다.
선택적으로, 상부 전극(170)을 형성한 후에 어닐링 처리가 더 수행될 수 있다.
전술한 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법에 따르면, 제1 하부 전극부(142)의 측벽의 폭을 감소시키기 위한 트리밍 공정과 제2 하부 전극부(144)의 측벽의 폭을 감소시키기 위한 트리밍 공정이 수행될 수 있고, 제1 하부 전극부(142)와 제2 하부 전극부(144)는 이에 인접한 제1 하부 전극부(142)와 제2 하부 전극부(144)와의 충분한 이격거리가 확보될 수 있다. 이에 따라 하부 전극(140)은 증가된 높이를 갖는 한편 하부 전극(140)의 브릿지 불량의 발생 또는 누설 전류의 발생이 방지될 수 있다. 상기 집적회로 장치(100)는 우수한 전기적 특성을 가질 수 있다.
한편, 도 15a 및 도 15b에서는 제1 몰드층(212)의 일부분과 제2 몰드층(214)이 제거되고 제1 몰드층 잔류부(212R)가 제1 중간 지지 패턴(152M)의 바닥면보다 낮은 레벨에 배치되고 제1 하부 전극부(142)의 측벽 하측만을 둘러싸는 상대적으로 작은 높이로 형성되는 것이 예시적으로 설명되었다. 마찬가지로, 도 22a 및 도 22b에서는 제3 몰드층(242)의 일부분과 제4 몰드층(244)이 제거되고 제3 몰드층 잔류부(242R)가 제2 중간 지지 패턴(154M)의 바닥면보다 낮은 레벨에 배치되고 제2 하부 전극부(144)의 측벽 하측만을 둘러싸는 상대적으로 작은 높이로 형성되는 것이 예시적으로 설명되었다.
그러나 이와는 달리 제2 몰드층(214)만이 제거되고 제1 몰드층(212)이 제거되지 않을 수도 있다. 이러한 경우에, 제1 중간 지지 패턴(152M)의 상면보다 높은 레벨에 배치되는 제1 하부 전극부(142A)(도 4 참조)의 측벽 상측에 제1 트리밍 공정이 수행되어 제1 하부 전극부(142A)의 측벽 상측의 수평 방향 폭만이 감소될 수도 있다. 또한 제4 몰드층(244)만이 제거되고 제3 몰드층(242)이 제거되지 않을 수도 있다. 이러한 경우에, 제2 중간 지지 패턴(154M)의 상면보다 높은 레벨에 배치되는 제2 하부 전극부(144A)(도 4 참조)의 측벽 상측에 제2 트리밍 공정이 수행되어 제2 하부 전극부(144)의 측벽 상측의 수평 방향 폭만이 감소될 수도 있다. 이에 따라 도 4를 참조로 설명한 집적회로 장치(100A)가 형성될 수 있다.
또한, 도 16a 및 도 16b에서는 제1 하부 전극부(142)의 수평 방향 폭을 감소시키기 위한 제1 트리밍 공정을 수행한 것이 예시적으로 설명되었다. 그러나 이와는 달리 제1 몰드 개구부(OP1)를 형성한 후에 제1 몰드층(212)의 일부분과 제2 몰드층(214)을 제거하는 공정이 수행되지 않을 수 있고, 제1 하부 전극부(142)의 수평 방향 폭을 감소시키기 위한 제1 트리밍 공정이 수행되지 않을 수도 있다. 이후 제1 몰드 개구부(OP1)가 형성된 제1 몰드 스택(MS1) 상에 제2 몰드 스택(MS2)이 형성되고, 도 19 내지 도 24b를 참조로 설명한 공정들이 수행될 수 있다. 이러한 경우에, 제1 하부 전극부(142B)는 그 전체 높이를 따라 일정한 기울기를 갖거나 연속적으로 연결되는 측벽을 가질 수 있고, 이에 따라 도 5a 및 도 5b를 참조로 설명한 집적회로 장치(100B)가 형성될 수 있다.
또한, 도 13 및 도 20에서는 제1 하부 전극부(142)와 제2 하부 전극부(144)가 각각 제1 몰드 스택(MS1)의 개구부(MSH1)와 제2 몰드 스택(MS2)의 개구부(MSH2)를 완전히 채우는 필라 형상으로 형성되는 것이 예시적으로 설명되었다. 그러나 이와는 달리, 제1 하부 전극부(142)는 제1 몰드 스택(MS1)의 개구부(MSH1)를 완전히 채우지 않고 내부에 제1 심 영역(SR1)을 포함하도록 형성되고, 제2 하부 전극부(144)는 제2 몰드 스택(MS2)의 개구부(MSH2)를 완전히 채우지 않고 내부에 제2 심 영역(SR2)을 포함하도록 형성될 수도 있다. 이러한 경우에 도 7을 참조로 설명한 집적회로 장치(100D)가 형성될 수 있다.
또한 도 18에서 제2 몰드 스택(MS2)이 제3 몰드층(242)과 제2 중간 지지 패턴(154M)을 포함하는 것이 예시적으로 설명되었다. 그러나 이와는 달리 제2 몰드 스택(MS2)이 제4 몰드층(244)과 제2 탑 지지 패턴(154T)을 포함하고, 제4 몰드층(244)이 제1 하부 전극부(142)와 제1 탑 지지 패턴(152T) 직접 상부에 배치될 수도 있다. 이러한 경우에 도 10을 참조로 설명한 집적회로 장치(100F)가 형성될 수 있다.
도 25 내지 도 28은 예시적인 실시예들에 따른 집적회로 장치(100C)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 25를 참조하면, 제1 몰드 스택(MS1) 상에 개구부(222H)를 구비하는 제1 마스크 패턴(222)을 형성할 수 있다. 이후 제1 마스크 패턴(222)을 식각 마스크로 사용하여 제1 몰드 스택(MS1)을 관통하는 개구부(MSH1)를 형성할 수 있다.
도 26을 참조하면, 제1 마스크 패턴(222)을 제거하고, 개구부(MSH1) 내벽 상측을 커버하도록 제1 몰드 스택(MS1)의 상측 일부분 상에 스페이서막(156L)을 형성할 수 있다.
예시적인 실시예들에서, 스페이서막(156L)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 또는 이들의 조합을 사용하여 형성될 수 있다. 스페이서막(156L)은 제1 탑 지지 패턴(152T)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있고, 스텝 커버리지(step coverage)가 우수하지 못한 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에서, 스페이서막(156L)은 개구부(MSH1) 내벽 상에 콘포말하게 형성되지 않으며 개구부(MSH1)의 내벽 상측에만 국부적으로 형성될 수 있다. 스페이서막(156L)은 제1 탑 지지 패턴(152T)의 상면과 동일한 레벨에 배치되는 스페이서막(156L)의 수평 방향 폭이 제2 몰드층(214)의 상면과 동일한 레벨에 배치되는 스페이서막(156L) 부분의 수평 방향 폭보다 더 크도록 형성될 수 있다. 또한 스페이서막(156L)이 개구부(MSH1) 내벽 상측에 배치됨에 따라 개구부(MSH1)의 입구의 수평 방향 폭이 개구부(MSH1) 내부의 수평 방향 폭보다 더 작게 형성될 수 있다.
도 27을 참조하면, 제1 몰드 스택(MS1) 및 스페이서막(156L) 상에 도전층을 사용하여 개구부(134H, MSH1)의 내부를 채우고, 제1 탑 지지 패턴(152T)의 상면이 노출될 때까지 상기 도전층 상부를 제거하여 제1 하부 전극부(142C)를 형성할 수 있다. 상기 도전층 상부를 제거하는 공정에서, 제1 탑 지지 패턴(152T) 상면보다 높은 레벨에 위치하는 스페이서막(156L)의 일부분 또한 함께 제거될 수 있다.
도 28을 참조하면, 제1 탑 지지 패턴(152T), 제2 몰드층(214)(도 27 참조) 및 제1 중간 지지 패턴(152M)의 일부분을 제거하여 제1 몰드 개구부(OP1)(도 14b 참조)를 형성할 수 있다. 이후 제2 몰드층(214)(도 27 참조)을 제거하고 제1 몰드층(212)의 일부분을 제거하여 제1 몰드층 잔류부(212R)를 형성할 수 있다.
제2 몰드층(214)이 제거됨에 따라 제1 하부 전극부(142C)의 측벽 상부에 배치되는 스페이서막(156L) 일부분 또한 노출될 수 있다. 제1 탑 지지 패턴(152T)의 바닥면보다 낮은 레벨에서 제1 하부 전극부(142C) 측벽 상에서 배치되는 스페이서막(156L) 부분을 제거하고, 제1 하부 전극부(142C)와 제1 탑 지지 패턴(152T) 사이에 제1 스페이서(156S1)가 잔류할 수 있다.
제1 스페이서(156S1)는 제1 탑 지지 패턴(152T)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 제1 탑 지지 패턴(152T)의 바닥면과 동일한 레벨에 배치되는 바닥면을 가질 수 있다. 제1 스페이서(156S1)의 상면에서의 수평 방향 폭(w11)이 제1 스페이서(156S1)의 바닥면에서의 수평 방향 폭(w12)보다 더 클 수 있다.
이후, 제1 하부 전극부(142C)의 노출된 부분에 제1 트리밍 공정을 수행하여 제1 하부 전극부(142C)의 수평 방향 폭을 감소시킬 수 있다.
이후 도 17 내지 도 24b를 참조로 설명한 공정들을 수행하여 집적회로 장치(100C)를 완성할 수 있다. 도면에 도시되지는 않았으나, 제2 스페이서(156S2)의 형성을 위하여 제2 몰드 스택(MS2)의 상측 일부분 상에 스페이서막(도시 생략)을 형성하고, 제2 탑 지지 패턴(154T) 바닥면보다 낮은 레벨에서 제2 하부 전극부(144) 측벽 상에 배치되는 상기 스페이서막을 제거하는 공정이 더 수행될 수 있다.
전술한 예시적인 실시예들에 따른 집적회로 장치(100C)의 제조 방법에 따르면, 제1 하부 전극부(142C)의 상면의 수평 방향 폭이 감소될 수 있으므로, 제1 하부 전극부(142C)와 이에 인접한 제1 하부 전극부(142C) 사이의 충분한 이격거리가 확보될 수 있다. 이에 따라 하부 전극(140C)은 증가된 높이를 갖는 한편 하부 전극(140C)의 브릿지 불량의 발생 또는 누설 전류의 발생이 방지될 수 있다. 상기 집적회로 장치(100C)는 우수한 전기적 특성을 가질 수 있다.
도 29 내지 도 33b는 예시적인 실시예들에 따른 집적회로 장치(100E)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 29, 30, 31a, 32a, 및 33a는 도 8의 A2-A2' 선을 따른 단면에 대응하는 단면들을 나타내며, 도 31b, 32b, 및 33b는 도 8의 B2-B2' 선을 따른 단면에 대응하는 단면들을 나타낸다.
도 29를 참조하면, 랜딩 패드(130) 및 제1 몰드 스택(MS1) 상에 도전층을 사용하여 개구부(134H, MSH1)의 내부를 채우고, 제1 탑 지지 패턴(152T)의 상면이 노출될 때까지 상기 도전층 상부를 제거하여 제1 하부 전극부(142E)를 형성할 수 있다.
도 30을 참조하면, 제1 몰드 스택(MS1)과 제1 하부 전극부(142E) 상에 제2 몰드 스택(MS2)을 형성할 수 있다.
도 31a 및 도 31b를 참조하면, 제2 몰드 스택(MS2)을 관통하는 개구부(MSH2)를 형성할 수 있다. 제2 몰드 스택(MS2) 상에 도전층을 사용하여 개구부(MSH2)의 내부를 채우고, 제2 탑 지지 패턴(154T)의 상면이 노출될 때까지 상기 도전층 상부를 제거하여 제2 하부 전극부(144E)를 형성할 수 있다.
이후, 제2 하부 전극부(144E)와 제2 몰드 스택(MS2) 상에 개구부(254H)를 포함하는 제4 마스크 패턴(254)을 형성할 수 있다. 이후 제4 마스크 패턴(254)을 식각 마스크로 사용하여 제2 탑 지지 패턴(154T), 제4 몰드층(244) 및 제2 중간 지지 패턴(154M)의 일부분을 제거하여 제2 몰드 개구부(OP2)를 형성할 수 있다.
제2 몰드 개구부(OP2)의 바닥부에 노출되는 제3 몰드층(242) 부분을 제거하고, 제2 몰드 개구부(OP2)의 바닥부에 노출되는 제1 탑 지지 패턴(152T), 제2 몰드층(214) 및 제1 중간 지지 패턴(152M)을 더욱 식각하여 제1 몰드 개구부(OP1)를 형성할 수 있다. 즉 제2 몰드 개구부(OP2)의 형성 공정과 제1 몰드 개구부(OP1)의 형성 공정이 순차적으로 수행될 수 있다.
이후, 제2 몰드 개구부(OP2)에 의해 노출되는 제2 하부 전극부(144E)의 상측 상에 트리밍 공정을 수행하여, 제2 하부 전극부(144E)의 상측에 경사면(144XS)을 형성할 수 있다.
도 32a 및 도 32b를 참조하면, 제4 몰드층(244), 제3 몰드층(242), 및 제2 몰드층(214)을 제거하고 제1 몰드층(212)의 일부분을 제거하여 제1 몰드층 잔류부(212R)를 형성할 수 있다. 제1 몰드층 잔류부(212R)는 제1 하부 전극부(142E)의 측벽 하측을 둘러쌀 수 있다.
이후, 제1 하부 전극부(142E)의 노출된 부분과 제2 하부 전극부(144E)의 노출된 부분에 트리밍 공정을 수행하여 제1 하부 전극부(142E) 및 제2 하부 전극부(144E)의 수평 방향 폭을 감소시킬 수 있다.
제1 중간 지지 패턴(152M)에 의해 둘러싸이는 제1 하부 전극부(142E)의 측벽 일부분과 제1 탑 지지 패턴(152T)에 의해 둘러싸이는 제1 하부 전극부(142E)의 제1 탑 영역(142T)은 상기 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 이에 따라 제1 중간 지지 패턴(152M)에 접하는 제1 돌출부(142P1)와 제1 탑 지지 패턴(152T)에 접하는 제2 돌출부(142P2)가 형성될 수 있다. 마찬가지로 제2 중간 지지 패턴(154M)에 의해 둘러싸이는 제2 하부 전극부(144E)의 측벽 일부분과 제2 탑 지지 패턴(154T)에 의해 둘러싸이는 제2 하부 전극부(144E)의 제2 탑 영역(144T)은 상기 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 이에 따라 제2 중간 지지 패턴(154M)에 접하는 제3 돌출부(144P1)와 제2 탑 지지 패턴(154T)에 접하는 제4 돌출부(144P2)가 형성될 수 있다. 또한 제1 몰드층 잔류부(212R)에 의해 커버되는 제1 하부 전극부(142E)의 측벽은 상기 트리밍 공정에 의해 수평 방향 폭이 감소되지 않을 수 있고, 제1 몰드층 잔류부(212R)의 상면과 동일한 수직 레벨에서 단차부(142ST)가 형성될 수 있다.
도 33a 및 도 33b를 참조하면, 제1 하부 전극부(142E) 및 제2 하부 전극부(144E)의 노출된 표면에 유전층(160)을 콘포말하게 형성할 수 있다. 이후 유전층(160) 상에 상부 전극(170)을 형성할 수 있다.
전술한 예시적인 실시예들에 따른 집적회로 장치(100E)의 제조 방법에 따르면, 제1 하부 전극부(142)의 측벽의 폭을 감소시키기 위한 트리밍 공정과 제2 하부 전극부(144)의 측벽의 폭을 감소시키기 위한 트리밍 공정이 동시에 수행될 수 있다. 하부 전극(140E)은 증가된 높이를 갖는 한편 하부 전극(140E)의 브릿지 불량의 발생 또는 누설 전류의 발생이 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치
140: 하부 전극
142: 제1 하부 전극부 144: 제2 하부 전극부
142P1, 142P2, 144P1, 144P2: 돌출부
142ST, 144ST: 단차부
152T: 제1 탑 지지 패턴 152M: 제1 중간 지지 패턴
154T: 제2 탑 지지 패턴 154M: 제2 중간 지지 패턴
160: 유전층 170: 상부 전극
142: 제1 하부 전극부 144: 제2 하부 전극부
142P1, 142P2, 144P1, 144P2: 돌출부
142ST, 144ST: 단차부
152T: 제1 탑 지지 패턴 152M: 제1 중간 지지 패턴
154T: 제2 탑 지지 패턴 154M: 제2 중간 지지 패턴
160: 유전층 170: 상부 전극
Claims (20)
- 기판 상에 배치되는 하부 전극으로서,
상기 기판의 상면에 수직한 제1 방향으로 연장되고 제1 메인 영역과 제1 탑 영역을 포함하는 제1 하부 전극부와,
상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되고, 제2 메인 영역과 제2 탑 영역을 포함하는 제2 하부 전극부를 포함하는 하부 전극;
상기 제1 하부 전극부의 상기 제1 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제1 탑 지지 패턴; 및
상기 제2 하부 전극부의 상기 제2 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제2 탑 지지 패턴을 포함하고,
상기 제2 하부 전극부는 상기 제2 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제2 하부 전극부는 상기 제2 메인 영역의 상기 측벽에 단차부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제1 하부 전극부의 상기 제1 메인 영역의 측벽의 적어도 일부분을 둘러싸는 제1 중간 지지 패턴; 및
상기 제2 하부 전극부의 상기 제2 메인 영역의 측벽의 적어도 일부분을 둘러싸는 제2 중간 지지 패턴을 더 포함하고,
상기 제2 하부 전극부는 상기 제2 중간 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제1 하부 전극부는 상기 제1 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하고,
상기 제1 하부 전극부는 상기 제1 메인 영역의 상기 측벽에 단차부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제2 탑 지지 패턴은 제2 몰드 개구부를 정의하고,
상기 제2 하부 전극부는 상기 제2 탑 영역에 형성된 경사면을 포함하고, 상기 경사면은 상기 제2 몰드 개구부에 노출되고 상기 제2 탑 지지 패턴에 의해 둘러싸이지 않는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제1 탑 지지 패턴은 제1 몰드 개구부를 정의하고,
상기 제1 하부 전극부는 상기 제1 탑 영역에 형성된 경사면을 포함하고, 상기 경사면은 상기 제1 몰드 개구부에 노출되고 상기 제1 탑 지지 패턴에 의해 둘러싸이지 않는 것을 특징으로 하는 집적회로 장치. - 제6항에 있어서,
상기 제1 하부 전극부의 상기 경사면에 대하여 상기 제2 하부 전극부의 바닥부가 외측으로 돌출하는 것을 특징으로 하는 집적회로 장치. - 제1 탑 지지 패턴과 상기 제1 하부 전극부의 상기 제1 탑 영역 사이에 배치되는 제1 스페이서; 및
상기 제2 탑 지지 패턴과 상기 제2 하부 전극부의 상기 제2 탑 영역 사이에 배치되는 제2 스페이서를 더 포함하는 것을 특징으로 하는 집적회로 장치. - 제8항에 있어서,
상기 제1 스페이서의 상면은 상기 제1 탑 지지 패턴의 상면과 동일한 레벨에 배치되고,
상기 제1 스페이서의 바닥면은 상기 제1 탑 지지 패턴의 바닥면과 동일한 레벨에 배치되는 것을 특징으로 하는 집적회로 장치. - 제8항에 있어서,
상기 제1 스페이서는 상기 제1 탑 지지 패턴의 상면과 동일한 레벨에서의 수평 방향 폭이 상기 제1 탑 지지 패턴의 바닥면과 동일한 레벨에서의 수평 방향 폭보다 더 큰 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 제1 하부 전극부는 상기 제1 방향으로 연장되는 제1 심 영역을 포함하고,
상기 제2 하부 전극부는 상기 제1 방향으로 연장되며, 상기 제1 영역과 연결되지 않는 제2 심 영역을 포함하는 것을 특징으로 하는 집적회로 장치. - 기판 상에 배치되는 하부 전극으로서,
상기 기판의 상면에 수직한 제1 방향으로 연장되고 제1 메인 영역과 제1 탑 영역을 포함하는 제1 하부 전극부와,
상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되고, 제2 메인 영역과 제2 탑 영역을 포함하는 제2 하부 전극부를 포함하는 하부 전극;
상기 제1 하부 전극부의 상기 제1 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제1 탑 지지 패턴;
상기 제1 하부 전극부의 상기 제1 메인 영역의 측벽의 적어도 일부분을 둘러싸는 제1 중간 지지 패턴; 및
상기 제2 하부 전극부의 상기 제2 탑 영역의 측벽의 적어도 일부분을 둘러싸는 제2 탑 지지 패턴을 포함하고,
상기 제1 하부 전극부는 상기 제1 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하고, 상기 제2 하부 전극부는 상기 제2 탑 지지 패턴을 향해 외측으로 돌출하는 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제12항에 있어서,
상기 제2 하부 전극부의 상기 제1 방향에 따른 제2 높이는 상기 제1 하부 전극부의 상기 제1 방향에 따른 제1 높이보다 더 작은 것을 특징으로 하는 집적회로 장치. - 제12항에 있어서,
상기 제1 하부 전극부는 상기 제1 메인 영역의 상기 측벽에 단차부를 포함하고,
상기 제2 하부 전극부는 상기 제2 메인 영역의 상기 측벽에 단차부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제12항에 있어서,
상기 제2 탑 지지 패턴은 제2 몰드 개구부를 정의하고,
상기 제2 하부 전극부는 상기 제2 탑 영역에 형성된 경사면을 포함하고, 상기 경사면은 상기 제2 몰드 개구부에 노출되고 상기 제2 탑 지지 패턴에 의해 둘러싸이지 않으며,
상기 제1 탑 지지 패턴은 제1 몰드 개구부를 정의하고,
상기 제1 하부 전극부는 상기 제1 탑 영역에 형성된 경사면을 포함하고, 상기 경사면은 상기 제1 몰드 개구부에 노출되고 상기 제1 탑 지지 패턴에 의해 둘러싸이지 않는 것을 특징으로 하는 집적회로 장치. - 제15항에 있어서,
상기 제1 하부 전극부의 상기 경사면에 대하여 상기 제2 하부 전극부의 바닥부가 외측으로 돌출하는 것을 특징으로 하는 집적회로 장치. - 제12항에 있어서,
상기 제1 하부 전극부의 상기 돌출부와 상기 제1 탑 지지 패턴 사이에 배치되는 제1 스페이서; 및
상기 제2 하부 전극부의 상기 돌출부와 상기 제2 탑 지지 패턴 사이에 배치되는 제2 스페이서를 더 포함하는 것을 특징으로 하는 집적회로 장치. - 기판 상에 배치되는 하부 전극으로서,
상기 기판의 상면에 수직한 제1 방향으로 연장되는 제1 하부 전극부와,
상기 제1 하부 전극부 상에서 상기 제1 방향으로 연장되는 제2 하부 전극부를 포함하는 하부 전극;
상기 제1 하부 전극부의 측벽의 상측을 둘러싸는 제1 탑 지지 패턴;
상기 제1 탑 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 제1 하부 전극부의 상기 측벽의 일부분을 둘러싸는 제1 중간 지지 패턴; 및
상기 제2 하부 전극부의 측벽의 상측을 둘러싸는 제2 탑 지지 패턴을 포함하고,
상기 제2 하부 전극부는 상기 제2 탑 지지 패턴에 접하는 돌출부를 포함하고,
상기 제1 하부 전극부는 상기 제1 중간 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 측벽에 단차부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제18항에 있어서,
상기 제2 탑 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 제2 하부 전극부의 측벽 일부분을 둘러싸는 제2 중간 지지 패턴을 더 포함하고,
상기 제2 하부 전극부는 상기 제2 중간 지지 패턴에 접하는 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치. - 제19항에 있어서,
상기 제2 하부 전극부는 상기 제2 중간 지지 패턴의 바닥면보다 낮은 수직 레벨에서 상기 측벽에 단차부를 포함하는 것을 특징으로 하는 집적회로 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200033309A KR20210117003A (ko) | 2020-03-18 | 2020-03-18 | 집적회로 장치 및 그 제조 방법 |
| US17/036,731 US11637174B2 (en) | 2020-03-18 | 2020-09-29 | Integrated circuit device and method of manufacturing the same |
| CN202110184734.XA CN113497039A (zh) | 2020-03-18 | 2021-02-10 | 集成电路器件 |
| TW110106839A TWI856240B (zh) | 2020-03-18 | 2021-02-26 | 積體電路裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200033309A KR20210117003A (ko) | 2020-03-18 | 2020-03-18 | 집적회로 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210117003A true KR20210117003A (ko) | 2021-09-28 |
Family
ID=77748296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200033309A KR20210117003A (ko) | 2020-03-18 | 2020-03-18 | 집적회로 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11637174B2 (ko) |
| KR (1) | KR20210117003A (ko) |
| CN (1) | CN113497039A (ko) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450678B1 (ko) | 2002-07-10 | 2004-10-01 | 삼성전자주식회사 | 2층 구조의 커패시터 하부 전극을 포함하는 반도체 메모리소자 및 그 제조방법 |
| US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| KR101178573B1 (ko) | 2008-05-21 | 2012-08-31 | 에스케이하이닉스 주식회사 | 반도체 장치의 캐패시터 형성 방법 |
| JP2011166071A (ja) | 2010-02-15 | 2011-08-25 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| KR20110108548A (ko) | 2010-03-29 | 2011-10-06 | 주식회사 하이닉스반도체 | 고종횡비를 갖는 캐패시터 제조 방법 |
| KR20130063072A (ko) | 2011-12-06 | 2013-06-14 | 삼성전자주식회사 | 패턴 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법 |
| KR101873331B1 (ko) * | 2012-03-02 | 2018-07-02 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| KR101877878B1 (ko) | 2012-06-11 | 2018-07-13 | 에스케이하이닉스 주식회사 | 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 |
| KR101924861B1 (ko) | 2012-08-30 | 2018-12-05 | 에스케이하이닉스 주식회사 | 반도체 소자 및 제조 방법 |
| KR101944479B1 (ko) | 2012-11-01 | 2019-01-31 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 캐패시터의 제조 방법 |
| KR20150049506A (ko) | 2013-10-30 | 2015-05-08 | 에스케이하이닉스 주식회사 | 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법 |
-
2020
- 2020-03-18 KR KR1020200033309A patent/KR20210117003A/ko not_active Application Discontinuation
- 2020-09-29 US US17/036,731 patent/US11637174B2/en active Active
-
2021
- 2021-02-10 CN CN202110184734.XA patent/CN113497039A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202201827A (zh) | 2022-01-01 |
| US11637174B2 (en) | 2023-04-25 |
| US20210296431A1 (en) | 2021-09-23 |
| CN113497039A (zh) | 2021-10-12 |
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