KR20130138532A - 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 복층의 스토리지노드를 형성하므로써 정전용량을 확보할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 제1영역과 제2영역을 포함하는 기판을 준비하는 단계; 상기 제1영역에 리세스를 제공하고 상기 제2영역을 덮는 제1절연구조물을 형성하는 단계; 상기 제1절연구조물을 포함한 전면에 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 리세스를 채우는 제2절연구조물을 형성하는 단계; 상기 제2절연구조물, 배리어막 및 제1절연구조물을 식각하여 상기 제1영역과 제2영역에 각각 제1오픈부와 제2오픈부를 형성하는 단계; 상기 제1오픈부에 매립되는 제1도전패턴과 상기 제2오픈부에 매립되는 제2도전패턴을 형성하는 단계; 상기 제2영역을 덮는 보호막을 형성하는 단계; 및 상기 제2절연구조물을 제거하는 단계를 포함하고, 금속배선과 스토리지노드를 동시에 형성하므로써 공정스텝을 10~15%까지 감소시킬 수 있다.

Description

복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH MULTI―LAYERED STORAGE NODE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 상세하게는 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM 제조 공정에서 30nm 이하급의 캐패시터 형성 공정은 피치사이즈(Pitch Size) 감소에 의해 정전용량(Cs)이 감소하고 있다. 따라서, 정전용량 개선을 위해서는 30 이상의 고종횡비를 갖는 오픈부를 형성하는 식각 공정이 수반되어야 한다. 오픈부는 몰드막을 식각하여 얻어지는 영역으로서, 오픈부 내에 스토리지노드가 형성된다. 스토리지노드의 높이가 증가할수록 고종횡비 식각 공정이 필요하다. 고종횡비 식각 공정은 매우 어렵기 때문에 스토리지노드를 2층 이상으로 적층하는 방법이 제안되었다. 예를 들어, 2층의 스토리지노드를 형성하기 위한 공지된 방법으로는 제1몰드막 형성, 제1오픈부 형성, 제1스노리지노드 형성, 제2몰드막 형성, 제2오픈부 형성, 제2스토리지노드형성의 순서로 진행할 수 있다.
위와 같은 2층 이상의 스토리지노드 형성 방법은 공정 스텝이 매우 증가하는 고비용의 공정이다.
그리고, 스토리지노드의 높이가 증가할수록 몰드막의 높이또한 증가한다. 따라서, 금속콘택(Metal contact 1; M1C)의 단차가 높아진다. 여기서, 금속콘택(M1C)라 함은 금속배선(M1)과 캐패시터의 플레이트를 연결하기 위한 콘택을 일컫는다. 또한, 금속콘택은 주변회로영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 금속배선(M1)을 위한 콘택을 일컫는다.
캐패시터의 정전용량 확보를 위해 몰드막의 높이를 증가시키는 경우, 주변회로영역에 형성되는 금속콘택을 위한 콘택홀의 깊이가 깊어지면서 종횡비가 증가하게 된다. 이로써, 식각 공정시 콘택홀이 오픈되지 않는 문제가 발생하거나, 오픈되더라도 바닥임계치수가 작아져 금속콘택의 매립불량을 발생시킨다.
본 발명의 실시예는 복층의 스토리지노드를 형성하므로써 정전용량을 확보할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예는 셀영역에 스토리지노드를 형성하면서 주변회로영역에 금속배선을 형성하므로써 공정스텝을 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 실시예는 고종횡비의 금속콘택에 의한 콘택홀 오픈불량 및 금속콘택의 매립불량을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 셀영역과 주변회로영역을 포함하는 기판; 상기 주변회로영역의 기판 상부를 덮는 절연구조물; 상기 절연구조물을 포함한 상기 셀영역과 주변회로영역의 전면에 형성된 배리어막; 상기 배리어막을 관통하여 상기 제1영역의 기판 상에 형성된 복수의 스토리지노드; 상기 주변회로영역의 배리어막과 절연구조물을 관통하여 매립된 복수의 금속배선; 및 상기 복수의 금속배선의 상부를 커버링하는 보호막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 기판을 준비하는 단계; 상기 제1영역에 리세스를 제공하고 상기 제2영역을 덮는 제1절연구조물을 형성하는 단계; 상기 제1절연구조물을 포함한 전면에 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 리세스를 채우는 제2절연구조물을 형성하는 단계; 상기 제2절연구조물, 배리어막 및 제1절연구조물을 식각하여 상기 제1영역과 제2영역에 각각 제1오픈부와 제2오픈부를 형성하는 단계; 상기 제1오픈부에 매립되는 제1도전패턴과 상기 제2오픈부에 매립되는 제2도전패턴을 형성하는 단계; 상기 제2영역을 덮는 보호막을 형성하는 단계; 및 상기 제2절연구조물을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 셀영역과 주변회로영역을 포함하는 기판을 준비하는 단계; 상기 셀영역에 리세스를 제공하고 상기 주변회로영역을 덮는 제1절연구조물을 형성하는 단계; 상기 제1절연구조물을 포함한 전면에 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 리세스를 채우는 제2절연구조물을 형성하는 단계; 상기 제2절연구조물, 배리어막 및 제1절연구조물을 식각하여 상기 셀영역과 주변회로영역에 각각 제1오픈부와 제2오픈부를 형성하는 단계; 상기 제1오픈부에 매립되는 제1스토리지노드와 상기 제2오픈부에 매립되는 금속배선을 형성하는 단계; 상기 제2영역을 덮는 보호막을 형성하는 단계; 상기 보호막을 포함한 전면에 상기 제1스토리지노드 상에 연결되는 제2스토리지노드가 매립된 몰드막을 형성하는 단계; 및 상기 제2절연구조물과 몰드막을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예는 복층의 스토리지노드를 형성하므로써 정전용량을 충분히 확보할 수 있는 효과가 있다.
또한, 금속배선과 스토리지노드를 동시에 형성하므로써 공정스텝을 10~15%까지 감소시킬 수 있다.
또한, 본 발명의 실시예는 금속배선 및 금속콘택을 추가로 형성하므로써 M1C 공정 마진을 확보할 수 있다. 즉, M1C 공정시 콘택홀의 오픈불량 및 M1C 매립불량을 방지할 수 있다.
도 1은 실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2m은 반도체장치를 제조하기 위한 방법의 일예를 도시한 도면이다.
도 3은 제1스토리지노드와 금속배선을 도시한 평면도이다.
도 4는 제1스토리지노드와 금속배선의 상세도이다.
도 5는 수소의 경로를 형성하는 방법을 도시한 도면이다.
이하, 실시예는 제1스토리지노드와 금속배선(M0)를 동시에 형성하고, 제1스토리지노드 상에 제2스토리지노드를 형성하여 공정 단순화와 복층의 캐패시터를 통한 정전용량 증가를 동시에 얻는다.
제1스토리지노드와 금속배선(M0)을 동시에 형성하되 각각 제1스토리지노드의 역할과 금속배선(M0)의 역할을 할수 있도록 셀영역만을 리세스하여 제2식각정지막을 증착하여 분리될 수 있도록 한다. 이렇게 제2식각정지막을 형성하므로써 습식딥아웃 공정을 진행할 때, 금속배선은 딥아웃되지 않도록 할 수 있다.
또한, 실시예는 주변회로영역만을 덮는 보호막을 형성하므로써 습식딥아웃 공정을 진행할 때, 금속배선은 딥아웃되지 않도록 할 수 있다. 아울러, 보호막을 형성하므로써 후속 플레이트 식각 공정시 주변회로영역이 손상받는 것을 방지할 수 있다.
DRAM 소자에서 일반적으로 2층으로 구성되는 금속 배선들은 제1금속배선(M1) 및 제2금속배선(M2)을 의미하고, M1과 주변 트랜지스터들을 연결하는 콘택플러그는 'M1C'를 의미한다.
실시예에서, 'M0'는 M1 아래에 형성되는 금속배선이고, 'M0C'는 M0와 주변 트랜지스터들을 연결하는 콘택플러그를 의미한다.
위와 같이, 실시예는 M1 아래에 M0 및 M0C를 추가로 형성하므로써 M1C 공정 마진을 확보할 수 있다. 즉, M1C 공정시 콘택홀의 오픈불량 및 M1C 매립불량을 방지할 수 있다.
도 1은 본 실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 1을 참조하면, 기판(11)의 제1영역(100) 상에 복층의 스토리지노드를 포함하는 캐패시터가 형성된다. 기판(11)의 제2영역(200) 상에 금속배선(26)이 형성된다. 제1영역(100)은 셀영역을 포함할 수 있고, 제2영역(200)은 주변회로영역을 포함할 수 있다. 셀영역은 셀트랜지스터를 포함하는 메모리셀들이 형성되는 영역이다. 주변회로영역은 센스앰프와 같은 주변회로를 구성하는 주변회로배선 및 주변트랜지스터가 형성되는 영역이다.
먼저, 복층의 스토리지노드는 제1스토리지노드(25)와 제2스토리지노드(33)가 적층될 수 있다. 제1스토리지노드(25)와 제2스토리지노드(33)는 필라 형상을 가질 수 있다. 복층의 스토리지노드의 상단 측벽에는 지지대(30A)가 형성될 수 있다. 지지대(30A)는 스토리지노드의 쓰러짐을 방지한다. 예를 들어, 지지대는(30A)는 제2스토리지노드(33)의 상부 측벽을 지지하는 형태가 될 수 있다.
금속배선(26)은 'M0'이며, 금속배선(26) 아래에는 금속콘택(M0C, 15)이 형성될 수 있다. 금속배선(26)은 라인 형상을 가질 수 있다. 금속배선(26)은 제1스토리지노드(25)와 동일한 공정에 의해 형성될 수 있다. 금속배선(26)과 제1스토리지노드(25)의 표면은 동일한 높이를 가질 수 있다. 즉, 표면레벨이 동일할 수 있다. 금속배선(26)은 제2절연막패턴(14A), 제1식각정지막패턴(16A) 및 제3절연막패턴(17A)의 적층구조물 내에 형성될 수 있다.
복층의 스토리지노드 상에 유전막(34A)과 플레이트노드(35A)가 더 형성될 수 있다. 플레이트노드(35A)의 일측끝단은 제2영역(200)과 제1영역(100)의 경계지역까지 연장될 수 있다.
제2영역(200)의 금속배선(26) 상부에는 보호막(27A)이 형성될 수 있다. 보호막(27A)은 제2영역(200)의 상부에만 형성되고 제1영역(100)에는 형성되지 않는다.
제1스토리지노드(25) 아래에는 스토리지노드콘택플러그(13)가 형성될 수 있다. 금속배선(26) 아래에는 금속콘택(15)이 형성될 수 있다.
제1영역(100)과 제2영역(200)의 경계지역에는 제2식각정지막패턴(20A)의 일측이 연장될 수 있다. 제2식각정지막패턴(20A)은 제1영역(100)에서 식각정지막의 역할을 함과 동시에 습식딥아웃 공정시 습식배리어막의 역할도 수행할 수 있다.
도 2a 내지 도 2m은 반도체장치를 제조하기 위한 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 제1영역(100)과 제2영역(200)을 포함하는 기판(11)을 준비한다. 기판(11)은 실리콘기판을 포함할 수 있다. 제1영역(100)은 셀영역(Cell region)을 포함할 수 있고, 제2영역(200)은 주변회로영역(Peripheral circuit region)을 포함할 수 있다. 셀영역은 셀트랜지스터를 포함하는 메모리셀들이 형성되는 영역이다. 주변회로영역은 센스앰프와 같은 주변회로를 구성하는 주변회로배선 및 주변트랜지스터가 형성되는 영역이다. 도시되지 않았으나, 기판(11)은 소자분리영역을 포함할 수 있고, 소자분리영역에 의해 분리되는 복수의 활성영역을 포함할 수 있다. 기판(11) 상에 셀트랜지스터 및 주변트랜지스터가 형성될 수 있다. 셀트랜지스터는 매립게이트(Buried gate) 구조를 가질 수 있다. 주변트랜지스터는 플라나게이트(Planar gate) 구조를 가질 수 있다. 그리고, 기판(11) 상에는 랜딩플러그(Landing plug) 등의 플러그가 더 형성될 수 있다.
기판(11) 상에 제1절연막(12)이 형성된다. 제1절연막(12)은 실리콘산화물과 같은 절연막을 포함하여 형성될 수 있다. 제1절연막(12)은 층간절연막(Inter-Layer Dielectric)이 될 수 있다. 제1영역(100)의 제1절연막(12)을 관통하는 복수의 스토리지노드콘택플러그(13)를 형성한다. 스토리지노드콘택플러그(13) 형성전 또는 형성 이후에 비트라인(도시 생략)이 형성될 수 있다. 비트라인은 공지된 방법(마스크 및 식각 공정)을 적용하거나 다마신 공정을 통해 형성될 수 있다. 복수의 스토리지노드콘택플러그(13)는 머지드 스토리지노드콘택 공정을 이용하여 형성될 수 있다. 예를 들어, 머지드 스토리지노드콘택 공정이란, 소자분리영역을 사이에 두고 이웃하는 활성영역에 연결되는 2개의 스토리지노드콘택플러그를 동시에 형성한 후 다마신 공정을 통해 이들을 분리시키는 공정이다. 다마신 공정은 비트라인을 형성하는 공정을 포함할 수 있다. 다마신 공정을 이용하여 비트라인을 형성하는 방법은 다음과 같다. 먼저, 제1절연막과 머지드 스토리지노드콘택플러그를 식각하여 트렌치 형상의 다마신패턴을 형성한다. 이후, 장벽금속층(barrier metal layer)으로 티타늄질화물(TiN)층을 형성하고, 장벽금속층 상에 텅스텐(W)층을 형성하여 비트라인을 형성한다. 비트라인의 측벽에는 스토리지노드콘택플러그와의 측방향으로의 절연을 확보하기 위한 비트라인스페이서(bit line spacer: 도시되지 않음)가 더 형성될 수 있다. 이후에, 비트라인 상측에 비트라인캡핑막(bit line capping layer)을 실리콘질화물층과 같은 절연층을 포함하여 형성할 수 있다.
다음으로, 제2절연막(14)을 형성한다. 제2절연막(14)은 실리콘산화물과 같은 절연막을 포함하여 형성될 수 있다. 제2절연막(14)은 층간절연막(ILD)이 될 수 있다. 제2영역(200)에 제2절연막(14)과 제1절연막(12)을 관통하는 금속콘택(15)을 형성한다. 금속콘택(15)은 'M0C'라 일컫는다. 예를 들어, 금속콘택(15)을 형성하는 방법은 다음과 같다. 먼저, 제2절연막(14)과 제1절연막(12)을 식각하여 콘택홀을 형성한 후 장벽금속으로서 티타늄질화물을 형성하고, 텅스텐 플러깅 공정을 통해 콘택홀에 텅스텐막을 매립하여 형성할 수 있다.
금속콘택(15)이 형성된 기판(11)의 전면에 제1식각정지막(Etch stop layer, 16)을 형성한다. 제1식각정지막(16)은 실리콘질화물 등의 절연막을 포함하여 형성될 수 있다.
제1식각정지막(16) 상에 제3절연막(17)을 형성한다. 제3절연막(17)은 실리콘산화물과 같은 절연막을 포함하여 형성될 수 있다. 제3절연막(17)은 층간절연막(ILD)이 될 수 있다.
제3절연막(17) 상에 제1영역(100)을 오픈시키고 제2영역(200)을 덮는 제1마스크(18)를 형성한다. 제1마스크(18)는 감광막을 이용하여 형성될 수 있다. 또한, 제1마스크(18)는 하드마스크막을 이용하여 형성할 수도 있다. 제2영역(200)이 주변회로영역을 포함하는 경우, 제1마스크(18)는 PCM(Peripheral Closed Mask)이 될 수 있다.
도 2b에 도시된 바와 같이, 제1마스크(18)를 식각장벽으로 하여 제1영역(100)의 제3절연막(17), 제1식각정지막(16), 제2절연막(14)을 제거한다. 이로써, 제1영역(100)에 리세스(19)가 형성된다. 이와 같이, 리세스(19)를 형성하므로써 제1영역(100)에서는 스토리지노드콘택플러그(13) 및 제1절연막(12)의 표면이 노출된다. 그리고, 리세스(19)에 의해 제1영역(100)과 제2영역(200)간에 단차가 발생한다. 제2영역(200) 상부에는 제1식각정지막패턴(16A) 및 제3절연막패턴(17A)을 포함하는 제1절연구조물이 형성된다.
도 2c에 도시된 바와 같이, 리세스(19)를 포함한 전면에 제2식각정지막(20)을 형성한다. 제2식각정지막(20)은 실리콘질화물 등의 질화물을 포함할 수 있다. 제2식각정지막(20)은 후속 습식딥아웃 공정시 제2영역(200)에서 금속배선이 어택받는 것을 방지하는 배리어막의 역할도 수행할 수 있다. 즉, 제2영역(200)에서 제2절연막패턴(14A) 및 제3절연막패턴(17A)이 제거되는 것을 방지하는 습식배리어의 역할을 할 수 있다.
제2식각정지막(20) 상에 제4절연막(21)을 형성한다. 제4절연막(21)은 실리콘산화물과 같은 절연막을 포함하여 형성될 수 있다. 제4절연막(21)은 후속 제1스토리지노드 형성 이후에 습식딥아웃 공정에서 제거되는 물질이다. 따라서, 제4절연막(21)은 제1스토리지노드가 형성될 오픈부를 제공하는 몰드막(Mold layer)이 될 수 있다. 후속하여 제4절연막(21)은 평탄화될 수 있다. 이에 따라, 제1영역(100)과 제2영역(200)간의 단차가 제거된다. 제1영역(100) 상부에는 제2식각정지막(20)과 제4절연막(21)을 포함하는 제2절연구조물이 형성된다.
이와 같이, 제4절연막(21)을 평탄화하면, 제1영역(100)에만 제4절연막(21)이 잔류하고, 제2영역(200)에서는 잔류하지 않는다. 제2식각정지막(20)은 제2영역(200)의 절연막들을 커버링하는 형태가 된다. 제4절연막(21)의 높이(또는 두께)는 총 스토리지노드의 높이의 1/2 정도 두께로 형성될 수 있다. 예컨대, 총 스토리지노드의 높이를 20000Å 정도로 형성할 때, 제4절연막(21)의 높이는 10000Å 정도로 형성될 수 있다. 총 스토리지노드의 높이는 제1스토리지노드와 제2스토리지노드를 포함하는 복층 스토리지노드의 총 높이를 일컫는다.
도 2d에 도시된 바와 같이, 제4절연막(21) 상에 제2마스크(22)를 형성한다. 제2마스크(22)는 제1영역(100)에 제1오픈부를 형성하기 위한 패턴과 제2영역(200)에 제2오픈부를 형성하기 위한 패턴이 머지된(merged) 형태이다.
제1영역(100)과 제2영역(200)에 각각 제1오픈부(23) 및 제2오픈부(24)를 형성한다. 제1오픈부(23)와 제2오픈부(24)는 동시에 형성될 수 있다.
제1오픈부(23)는 제2마스크(22)를 식각장벽으로 하여 제4절연막(21)을 식각하므로써 형성된다. 제1오픈부(23) 형성시 제2식각정지막(20)에서 식각이 정지된다. 계속하여, 제2식각정지막(20)을 식각하여 스토리지노드콘택플러그(13)를 노출시킨다.
제2오픈부(24)는 제2마스크(22)를 식각장벽으로 하여 제2식각정지막(20)과 제3절연막(17)을 순차적으로 식각하므로써 형성된다. 제2오픈부(24) 형성시 제1식각정지막(16)에서 식각이 정지된다. 계속하여, 제1식각정지막(16)을 식각하여 금속콘택(15)을 노출시킨다.
제1오픈부(23)와 제2오픈부(24)는 제2마스크(22)를 이용하여 동시에 형성될 수 있다. 제1오픈부(23)는 스토리지노드가 형성될 공간으로서, 그 형태가 홀 형태(Hole type)일 수 있다. 제2오픈부(24)는 금속배선이 형성될 공간으로서, 그 형태가 트렌치 형태(trench type)일 수 있다.
한편, 피치 사이즈가 작아 싱글 노광(Single exposure)이 불가능할 경우, HDPT(Hole Double Patterning Technology) 공정을 통해 제1오픈부(23)와 제2오픈부(24)를 형성할 수 있다.
위와 같이, 제1오픈부(23)와 제2오픈부(24)를 형성하면, 제2식각정지막은 도면부호 '20A'와 같이 잔류할 수 있다.
제1오픈부(23)는 제2절연구조물에 형성되고, 제2오픈부(24)는 제1절연구조물에 형성된다. 제2절연구조물은 제2식각정지막패턴(20A) 및 제4절연막(21)을 포함한다. 제1절연구조물은 제1식각정지막패턴(16A), 제3절연막패턴(17A) 및 제2식각정지막패턴(20A)을 포함한다. 제1오픈부(23) 아래에는 스토리지노드콘택플러그(13)의 표면이 노출된다. 제2오픈부(24) 아래에는 금속콘택(15)의 표면이 노출된다.
도 2e에 도시된 바와 같이, 제1오픈부(23)와 제2오픈부(24)를 매립하는 도전패턴들을 형성한다. 제1오픈부(23)에는 제1도전패턴으로서 제1스토리지노드(25)가 매립된다. 제2오픈부(24)에는 제2도전패턴으로서 금속배선(M0, 26)이 매립된다. 제1스토리지노드(25)는 필라 형태(pillar type)가 된다. 금속배선(26)은 라인형태(line type)가 된다. 제1스토리지노드(25)와 금속배선(26)을 형성하기 위해, 제1오픈부(23)와 제2오픈부(24)를 매립하도록 전면에 도전막을 증착한 후 평탄화할 수 있다. 도전막은 티타늄막, 티타늄질화막 또는 텅스텐막을 단독으로 형성하거나, 또는 티타늄막, 티타늄질화막 및 텅스텐막을 적층하여(Ti/TiN/W) 형성할 수 있다. 티타늄막, 티타늄질화막 및 텅스텐막을 적층하여 형성할 때, 티타늄질화막의 두께는 후속의 제2스토리지노드의 오버레이를 고려하여 결정한다.
도 3은 제1스토리지노드와 금속배선을 도시한 평면도로서, 제1스토리지노드(25)는 필라형상을 갖는다. 금속배선(26)은 라인형상을 갖는다.
도 4는 제1스토리지노드와 금속배선의 상세도이다.
도 4를 참조하면, 제1스토리지노드(25)와 금속배선(26)은 티타늄막(250), 티타늄질화막(251), 텅스텐막(252)을 적층하여 형성할 수 있다. 제2스토리지노드(33)는 티타늄질화막(253)을 이용하여 형성할 수 있다. 이와 같이, 티타늄막(250), 티타늄질화막(251) 및 텅스텐막(252)을 적층하여 형성할 때, 티타늄질화막(251)의 두께는 후속의 제2스토리지노드(33)의 오버레이를 고려하여 결정한다. 이로써, 제1스토리지노드(25)의 텅스텐막(252)이 후속 공정시 노출되지 않도록 한다. 금속배선(26)으로서 티타늄막(250), 티타늄질화막(251), 텅스텐막(252)을 적층하면, 텅스텐막(252)을 통해 금속배선(26)의 저항을 감소시킬 수 있다. 아울러, 제1스토리지노드(25)와 제2스토리지노드(33)가 티타늄질화막(251, 253)에 의해 형성되므로 캐패시터가 TiN/유전막/TiN의 구조가 된다.
도 2f에 도시된 바와 같이, 제3식각정지막(27)을 형성한다. 제3식각정지막(27)은 실리콘질화물 등의 질화막을 포함할 수 있다. 제3식각정지막(27) 상에 제3마스크(28)를 형성한다. 제3마스크(28)는 제1영역(100)은 오픈시키고, 제2영역(200)을 덮는 형태이다. 제3마스크(28)는 감광막을 이용하여 형성할 수 있다.
도 2g에 도시된 바와 같이, 제3마스크(28)를 식각장벽으로 하여 제1영역(100)에서 제3식각정지막(27)을 제거한다. 이에 따라, 제2영역(200)을 덮는 보호막(27A)이 형성된다. 보호막(27A)은 후속 습식딥아웃 공정시 제2영역(200)을 보호하는 역할을 한다. 또한, 보호막(27A)은 후속 플레이트 식각시 숏트를 방지하는 역할을 한다. 또한, 보호막(27A)은 후속 M1C 식각시 식각정지막으로 사용될 수 있다.
도 2h에 도시된 바와 같이, 보호막(27A)을 포함한 전면에 몰드막(29)과 지지막(30)을 적층한다. 몰드막(29)은 실리콘산화물 등의 산화막을 포함할 수 있다. 예를 들어, 몰드막(29)은 PSG, PETEOS를 단독으로 형성하거나 PSG와 PETEOS를 적층하여 형성할 수 있다. 몰드막(29)의 높이(또는 두께)는 총 스토리지노드의 높이의 1/2 정도 두께로 형성될 수 있다. 예컨대, 총 스토리지노드의 높이를 20000Å 정도로 형성할 때, 몰드막(29)의 높이는 10000Å 정도로 형성될 수 있다.
지지막(30)은 실리콘질화물 등의 질화막을 포함할 수 있다. 지지막(30)은 몰드막(29)과 식각 선택비를 가지는 절연막으로 형성될 수 있다. 예를 들어, 실리콘질화물(Si3N4)을 포함할 수 있다. 도시되지 않았으나, 지지막(30) 상에는 후속되는 식각 과정에서 지지막(30)을 보호하기 위한 캡물질(capping layer)이 더 형성될 수 있다. 캡물질은 실리콘산화물(SiO2)을 포함할 수 있다.
지지막(30) 상에 제4마스크(31)를 형성한다. 제4마스크(31)는 제1영역(100)에 제3오픈부를 형성하기 위한 패턴이 정의된 마스크이다. 여기서, 제3오픈부는 홀형태로서, 제2스토리지노드가 형성될 공간이다.
제4마스크(31)를 이용하여 지지막(30)과 몰드막(29)을 식각한다. 이에 따라 제1영역(100)에 제3오픈부(32)가 형성된다. 제3오픈부(32)는 홀형태일 수 있다. 제3오픈부(32) 아래에는 제1스토리지노드(25)의 표면이 노출된다.
도 2i에 도시된 바와 같이, 제3오픈부(32)를 매립하는 제3도전패턴으로서 제2스토리지노드(33)를 형성한다. 제2스토리지노드(33)는 필라형태가 된다. 제2스토리지노드(33)를 형성하기 위해, 제3오픈부(32)를 매립하도록 전면에 도전막을 증착한 후 평탄화할 수 있다. 도전막은 티타늄질화막(TiN)으로 형성할 수 있다.
위와 같이, 제2스토리지노드(33)를 형성하면 제1스토리지노드(25)와 제2스토리지노드(33)가 적층된 복층의 스토리지노드가 형성된다. 제1스토리지노드(25)와 제2스토리지노드(33)가 필라 형태이므로, 복층의 스토리지노드는 필라형 스토리지노드가 된다.
도 2j에 도시된 바와 같이, 지지막(30)을 일부 식각하여 지지대(30A)를 형성한다. 지지대(30A)는 제1영역(100)에만 형성되고, 제2영역(200)에서는 형성되지 않는다. 따라서, 지지막(30)을 일부 식각할 때, 제2영역(200)에서는 지지막(30)을 모두 제거해주고, 제1영역(100)에서만 제4오픈부(30B)를 갖도록 식각한다.
다음으로, 습식딥아웃 공정을 진행한다. 습식딥아웃 공정은 습식케미컬을 공급하므로써 진행되며, 습식케미컬은 제4오픈부(30B)를 통해 공급되어 몰드막(29)을 제거하게 된다. 이로써 제1영역(100)과 제2영역(200)에서 몰드막(29)이 모두 제거된다. 몰드막(29) 제거시에 제4절연막(21)도 모두 제거된다. 습식딥아웃은 불산계 용액을 사용하여 진행할 수 있다. 습식딥아웃 공정시 지지대(30A)에 의해 제1,2스토리지노드(25, 33)가 쓰러지는 것을 방지할 수 있다. 또한, 습식딥아웃 공정시 보호막(27A) 및 제2식각정지막(20A)에 의해 제2영역(200)의 구조물들이 어택받는 것을 방지할 수 있다.
위와 같이, 습식딥아웃공정을 진행하면, 제1영역(100)에는 제1스토리지노드(25)와 제2스토리지노드(33)의 외벽이 노출된다.
도 2k에 도시된 바와 같이, 유전막(34)과 도전막(35)을 증착한다. 유전층(34)은 지르코늄산화물(ZrO2)와 같은 고유전상수 k 유전 물질을 증착하여 형성될 수 있고, 또는 지르코늄산화물-알루미늄산화물(Al2O3)-지르코늄산화물의 복합층, 즉, ZAZ 복합층으로 유전층(34)이 형성될 수 있다. 도전막(35)은 티타늄질화물(TiN) 및 텅스텐(W)을 증착하여 형성될 수 있다.
도 2l에 도시된 바와 같이, 도전막(35)을 식각하여 제1영역(100)에 플레이트노드(35A)를 형성한다. 플레이트노드(35A)는 주변영역(200)에서는 형성되지 않는다. 플레이트노드(35A) 형성을 위한 식각 공정시 보호막(27A)에 의해 제2영역(200)의 구조물들이 보호된다. 예를 들어, 플레이트 식각시 금속배선(26)이 어택받는 것을 방지하고, 이로써 플레이트노드(35A)와 금속배선(26)이 숏트되는 것을 방지할 수 있다.
플레이트노드(35A) 형성 이후에, 유전막(34)을 식각할 수 있다. 유전막은 도면부호 '34A'와 같이 제1영역(100)에만 잔류한다.
한편, 플레이트 식각공정시 제2식각정지막(20A) 또는 보호막(27A)의 일부를 식각하여 수소의 경로를 형성해줄 수 있다.
도 5는 수소의 경로를 형성하는 방법을 도시한 도면이다.
도 5를 참조하면, 제2식각정지막패턴(20A)의 일부를 식각하여 수소(H2)의 경로(Hydrogen path)를 형성한다. 이로써, 후반 공정의 수소 분위기 열처리 공정시 셀트랜지스터에 도달하는 수소원자들의 수가 증가되어 셀게이트절연막의 계면 트랩 밀도를 현저히 감소시킬 수 있다. 그 결과, 셀트랜지스터의 누설전류 특성이 개선되어 리프레쉬 주기를 증가시킬 수 있다. DRAM을 포함하는 대부분의 반도체장치들은 후반 공정(back-end process)으로서 수소 열처리(hydrogen anneal) 공정을 사용하여 제작된다. 수소 열처리 공정은 트랜지스터의 결함들(defects), 특히 게이트 절연막의 계면 트랩 밀도를 감소시키는 데 매우 효과적이다. 따라서, 수소 열처리 공정을 실시하는 경우에, 리프레쉬 특성이 개선될 수 있다. 수소 열처리 공정은 일반적으로 금속배선 및 패시베이션막을 형성한 후에 실시된다.
다른 실시예에서, 수소의 경로를 형성하기 위해 제2영역(200)과 제1영역(100)의 경계지역에서 보호막(27A)의 일부 또는 모두를 식각할 수 있다. 또한, 또다른 실시예에서, 제2영역(200)과 제1영역(100)의 경계지역에서 보호막(27A), 제2식각정지막패턴(20A), 제3절연막패턴(17A), 제1식각정지막패턴(16A)을 식각할 수도 있다.
도 2m에 도시된 바와 같이, 후속하여 금속간절연막(36)을 형성한 후 제1금속콘택(M1C, 37) 및 제1금속배선(M1, 38) 공정을 진행할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 12 : 제1절연막
13 : 스토리지노드콘택플러그 14A : 제2절연막패턴
15 : 금속콘택 16A : 제1식각정지막패턴
17A : 제3절연막패턴 20A : 제2식각정지막패턴
25 : 제1스토리지노드 26 : 금속배선
27A : 보호막 33 : 제2스토리지노드
34A : 유전막 35A : 플레이트노드

Claims (30)

  1. 제1영역과 제2영역을 포함하는 기판을 준비하는 단계;
    상기 제1영역에 리세스를 제공하고 상기 제2영역을 덮는 제1절연구조물을 형성하는 단계;
    상기 제1절연구조물을 포함한 전면에 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 리세스를 채우는 제2절연구조물을 형성하는 단계;
    상기 제2절연구조물, 배리어막 및 제1절연구조물을 식각하여 상기 제1영역과 제2영역에 각각 제1오픈부와 제2오픈부를 형성하는 단계;
    상기 제1오픈부에 매립되는 제1도전패턴과 상기 제2오픈부에 매립되는 제2도전패턴을 형성하는 단계;
    상기 제2영역을 덮는 보호막을 형성하는 단계; 및
    상기 제2절연구조물을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1절연구조물을 형성하는 단계는,
    상기 기판 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 제2영역을 덮는 제1마스크를 형성하는 단계; 및
    상기 제1마스크를 식각장벽으로 상기 제1절연막과 식각정지막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서
    상기 제1오픈부와 제2오픈부를 형성하는 단계는,
    상기 제1오픈부와 제2오픈부가 머지된 마스크를 식각장벽으로 이용하는 반도체장치 제조 방법.
  4. 제1항에 있어서
    상기 제1오픈부와 제2오픈부를 형성하는 단계에서,
    상기 제1오픈부는 홀형상을 갖고 상기 제2오픈부는 트렌치 형상을 갖는 반도체장치 제조 방법.
  5. 제1항에 있어서
    상기 배리어막과 보호막은 질화막을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서
    상기 제2절연구조물을 형성하는 단계는,
    상기 리세스를 채우도록 전면에 제2절연막을 형성하는 단계; 및
    상기 제2영역의 배리어막이 노출될때까지 상기 제2절연막을 평탄화시키는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서
    상기 제2영역을 덮는 보호막을 형성하는 단계는,
    상기 제1도전패턴 및 제2도전패턴을 포함한 전면에 제3절연막을 형성하는 단계;
    상기 제3절연막 상에 상기 제2영역을 덮는 제2마스크를 형성하는 단계; 및
    상기 제2마스크를 식각장벽으로 상기 제1영역의 제3절연막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 제2절연구조물을 제거하는 단계는,
    습식딥아웃 공정으로 진행하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 제1도전패턴은 스토리지노드를 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서
    상기 제2도전패턴은 금속배선을 포함하는 반도체장치 제조 방법.
  12. 제1항에 있어서,
    상기 제1도전패턴은 필라형의 패턴이고,
    상기 제1도전패턴 상에 필라형의 제3도전패턴을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  13. 제1항에 있어서,
    상기 제2절연구조물을 제거하는 단계 이후에,
    상기 제1영역과 제2영역의 경계지역에서 상기 보호막 또는 배리어막의 일부를 제거하여 수소의 경로를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  14. 셀영역과 주변회로영역을 포함하는 기판을 준비하는 단계;
    상기 셀영역에 리세스를 제공하고 상기 주변회로영역을 덮는 제1절연구조물을 형성하는 단계;
    상기 제1절연구조물을 포함한 전면에 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 리세스를 채우는 제2절연구조물을 형성하는 단계;
    상기 제2절연구조물, 배리어막 및 제1절연구조물을 식각하여 상기 셀영역과 주변회로영역에 각각 제1오픈부와 제2오픈부를 형성하는 단계;
    상기 제1오픈부에 매립되는 제1스토리지노드와 상기 제2오픈부에 매립되는 금속배선을 형성하는 단계;
    상기 제2영역을 덮는 보호막을 형성하는 단계;
    상기 보호막을 포함한 전면에 상기 제1스토리지노드 상에 연결되는 제2스토리지노드가 매립된 몰드막을 형성하는 단계; 및
    상기 제2절연구조물과 몰드막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1절연구조물을 형성하는 단계는,
    상기 기판 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 제2영역을 덮는 제1마스크를 형성하는 단계; 및
    상기 제1마스크를 식각장벽으로 상기 제1절연막과 식각정지막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제14항에 있어서
    상기 제1오픈부와 제2오픈부를 형성하는 단계는,
    상기 제1오픈부와 제2오픈부가 머지된 마스크를 식각장벽으로 이용하는 반도체장치 제조 방법.
  17. 제14항에 있어서
    상기 제1오픈부와 제2오픈부를 형성하는 단계에서,
    상기 제1오픈부는 홀형상을 갖고 상기 제2오픈부는 트렌치 형상을 갖는 반도체장치 제조 방법.
  18. 제14항에 있어서
    상기 배리어막과 보호막은 질화막을 포함하는 반도체장치 제조 방법.
  19. 제14항에 있어서
    상기 제2절연구조물을 형성하는 단계는,
    상기 리세스를 채우도록 전면에 제2절연막을 형성하는 단계; 및
    상기 제2영역의 배리어막이 노출될때까지 상기 제2절연막을 평탄화시키는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제14항에 있어서
    상기 제2영역을 덮는 보호막을 형성하는 단계는,
    상기 제1도전패턴 및 제2도전패턴을 포함한 전면에 제3절연막을 형성하는 단계;
    상기 제3절연막 상에 상기 제2영역을 덮는 제2마스크를 형성하는 단계; 및
    상기 제2마스크를 식각장벽으로 상기 제1영역의 제3절연막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  21. 제14항에 있어서,
    상기 제2절연구조물을 제거하는 단계는,
    습식딥아웃 공정으로 진행하는 반도체장치 제조 방법.
  22. 제14항에 있어서,
    상기 제1스토리지노드와 금속배선을 형성하는 단계에서,
    상기 제1스토리지노드와 금속배선은 티타늄막, 티타늄질화막 및 텅스텐막을 적층하여 형성하는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 제2스토리지노드를 형성하는 단계에서,
    상기 제2스토리지노드는 티타늄질화막을 포함하며, 상기 제1스토리지노드의 텅스텐막을 커버하는 반도체장치 제조 방법.
  24. 제14항에 있어서,
    상기 제2절연구조물과 몰드막을 제거하는 단계 이후에,
    상기 제2스토리지노드를 포함한 전면에 유전막을 형성하는 단계;
    상기 유전막 상에 도전막을 형성하는 단계;
    상기 도전막을 식각하여 플레이트노드를 형성하는 단계; 및
    상기 셀영역과 주변회로영역의 경계지역에서 상기 배리어막 또는 상기 보호막의 일부를 제거하여 수소의 경로를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 셀영역과 주변회로영역을 포함하는 기판;
    상기 주변회로영역의 기판 상부를 덮는 절연구조물;
    상기 절연구조물을 포함한 상기 셀영역과 주변회로영역의 전면에 형성된 배리어막;
    상기 배리어막을 관통하여 상기 제1영역의 기판 상에 형성된 복수의 스토리지노드;
    상기 주변회로영역의 배리어막과 절연구조물을 관통하여 매립된 복수의 금속배선; 및
    상기 복수의 금속배선의 상부를 커버링하는 보호막
    을 포함하는 반도체장치.
  26. 제25항에 있어서,
    상기 스토리지노드와 금속배선은 상부 표면이 동일한 레벨을 갖는 반도체장치.
  27. 제25항에 있어서,
    상기 스토리지노드는 복층의 필라형 스토리지노드 구조를 갖는 반도체장치.
  28. 제25항에 있어서,
    상기 스토리지노드는 필라형의 제1스토리지노드와 필라형의 제2스토리지노드가 적층된 구조인 반도체장치.
  29. 제28항에 있어서,
    상기 제2스토리지노드의 상부 측벽을 에워싸는 지지대를 더 포함하는 반도체장치.
  30. 제28항에 있어서,
    상기 제1스토리지노드와 금속배선은 티타늄막, 티타늄질화막 및 텅스텐막이 적층된 구조를 갖고, 상기 제2스토리지노드는 티타늄질화막을 포함하는 반도체장치.
KR1020120062199A 2012-06-11 2012-06-11 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 KR101877878B1 (ko)

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