KR20090067817A - 박막 패턴 형성방법 및 이를 이용한 반도체 소자의제조방법 - Google Patents

박막 패턴 형성방법 및 이를 이용한 반도체 소자의제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계와, 상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 절연막을 형성하는 단계와, 상기 홀을 포함한 절연막 상에 박막을 형성하는 단계 및 상기 홀의 측벽부 및 하단부에만 잔류하도록 상기 박막을 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법{Thin film pattern forming method and fabrication method of semiconductor device using the same}
본 발명은 반도체 소자의 박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 미세 크기의 박막 패턴을 형성할 수 있는 반도체 소자의 박막 패턴 형성방법 및 반도체 소자의 제조방법.
반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다.
한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.
한편, 고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들 간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들 간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
그런데, 반도체 소자의 고집적화가 진행됨에 따라 패턴들의 크기가 감소하게 되면서, 이로 인해 콘택의 크기 또한 감소하는 현상이 발생하고 있다.
이러한 현상은 상변화 기억 소자(Phase change memory device)에도 발생하고 있는데, 자세하게는, 반도체 소자의 고집적화로 인하여 상변화 기억 소자의 크기가 점점 작아짐에 따라, 상기 상변화막과 접촉하면서 상변화막의 결정 상태 변화에 직접적인 영향을 주는 전극 중의 하나인 히터용 도전패턴(이하, "히터"라 칭함)의 크기 또한 감소하고 있는 실정이다.
일반적으로, 현재 진행되고 있는 노광 공정으로는 상기 히터를 70~90nm 크기까지 형성할 수 있지만, 그 이하의 크기를 갖는 히터를 형성하는 데는 공정의 한계에 다다르고 있는 실정이다.
다시말하면, 반도체 소자의 고집적화로 인하여 상기 콘택홀을 형성하기 위한 사진 공정 및 식각 공정의 한계가 다다르게 되면서 히터의 크기를 감소시키는데에 그 제한이 따르고 있는 것이다.
더욱이, 상기 히터가 형성되는 콘택홀의 크기가 작아질수록 콘택홀의 크기는 불균일해지게 되고, 이는 곧 상기 히터를 불균일하게 형성시키는 원인이 되면서, 상변화에 필요한 프로그래밍 전류 분포가 불균일해지는 현상을 야기시키고 있다.
한편, 상변화막과 전극 간의 접촉 면적을 감소시키기 위한 방안으로 상기 콘택홀 내에 히터 대신 상변화막을 형성하는 공정이 진행되고 있다.
그러나, 상기에 전술한 바와 같이, 상기 콘택홀의 크기를 감소시키는데에 그 한계가 있기 때문에, 상기 콘택홀 내에 플러그 형태로 형성되는 상변화막의 크기 또한 감소시키는 것에도 어려움이 따르고 있다.
본 발명은 안정적이면서 균일한 형태의 작은 크기의 박막 패턴을 형성할 수 있는 반도체 소자의 박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계; 상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 절연막을 형성하는 단계; 상기 홀을 포함한 절연막 상에 박막을 형성하는 단계; 및 상기 홀의 측벽부 및 하단부에만 잔류하도록 상기 박막을 식각하는 단계;를 포함하는 반도체 소자의 박막 패턴 형성방법을 제공한다.
상기 하지층은 스위칭 소자인 것을 포함한다.
상기 스위칭 소자는 PN 다이오드로 형성하는 것을 포함한다.
상기 박막은 상변화 물질로 형성하는 것을 포함한다.
상기 홀의 측벽부 및 하단부에만 잔류하도록 상기 박막을 식각하는 단계 후, 상기 홀의 일측벽 또는 타측벽에 잔류된 박막과 콘택하는 도전층을 형성하는 단계를 포함하는 것을 포함한다.
또한, 본 발명은, 제1방향으로 연장하고, 상기 제1방향에 교차된 제2방향으 로 이격하여 배치된 다수의 활성영역을 갖는 반도체기판의 상기 각 활성영역 상에 상호 이격하는 다수의 스위칭 소자를 형성하는 단계; 상기 스위칭 소자를 포함한 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 스위칭 소자를 노출시키는 홀을 형성하는 단계; 상기 홀의 하단부를 포함하여 측벽부 상에 박막 패턴을 형성하는 단계; 상기 제2방향으로 연장하면서 상기 박막 패턴의 일부분을 포함하여 이에 인접한 절연막 부분을 가리는 절연 패턴을 형성하는 단계; 및 상기 절연 패턴들 사이에 상기 제2방향으로 따라 배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 스위칭 소자는 PN 다이오드인 것을 포함한다.
상기 PN 다이오드는 상기 제1방향에 따라 50∼200㎚의 폭을 갖으며, 상기 제2방향에 따라 50∼200㎚의 폭을 갖도록 형성하는 것을 포함한다.
상기 홀은 상기 제1방향에 따라 20∼200㎚의 폭을 갖고, 상기 제2방향에 따라 10∼150㎚의 폭을 갖도록 형성하는 것을 포함한다.
상기 홀의 하단부를 포함하여 측벽부 상에 박막 패턴을 형성하는 단계는, 상기 홀을 포함한 절연막 상에 박막을 증착하는 단계; 및 상기 절연막 상에 형성된 상기 박막을 CMP하는 단계; 로 구성하는 것을 포함한다.
상기 절연 패턴은 50∼200㎚의 폭을 갖으면서, 상기 절연 패턴에 의해 노출되는 상기 박막의 폭은 10∼200㎚이 되며, 상기 절연 패턴 간의 이격 거리는 50∼200㎚이 되도록 형성하는 것을 포함한다.
상기 배선은 20∼200㎚의 폭을 갖도록 형성하는 것을 포함한다.
상기 배선은 비트라인인 것을 포함한다.
본 발명은 콘택홀의 형성 없이 박막의 증착 두께만을 이용하여 박막 패턴을 형성함으로써, 콘택홀 내에 박막 패턴을 형성하는 종래 기술 대비 안정적이면서 균일한 형태를 갖는 미세 크기의 박막 패턴을 형성할 수 있게 된다.
따라서, 본 발명은 점차적인 반도체 소자의 고집적화에 대응하여 미세 크기를 갖는 박막 패턴을 공정의 한계 없이 형성할 수 있게 된다.
또한, 본 발명은 미세 크기의 상변화 패턴을 균일하게 형성함으로써, 콘택홀 내에 상변화 패턴을 형성하는 종래의 기술 대비 상변화에 필요한 프로그래밍 전류 분포를 작게 할 수 있는 효과를 얻을 수 있게 된다.
게다가, 본 발명은 상변화막의 증착 두께를 조절하는 것을 통해, 상변화 패턴의 크기, 즉, 상변화 패턴의 폭을 결정할 수 있으므로, 공정의 한계 없이 상변화 패턴의 크기를 감소시키는 것이 가능하다.
아울러, 본 발명은 상변화막의 증착 두께로 상변화 패턴을 형성함으로써, 상변화 패턴의 크기를 감소시킬 수 있게 되고, 이를 통해, 상변화 패턴과 콘택하는 전극 간의 접촉 면적을 감소시킬 수 있고, 그래서, 상변화에 필요한 프로그래밍 전류를 작게 가져갈 수 있다.
본 발명은, 반도체기판 상에 홀이 구비된 절연막을 형성한 후, 상기 홀의 전표며ㅛㄴ측벽 및 하단부 표면에 박막 패턴을 형성한다. 그리고, 상기 홀의 일측벽 또는 타측벽에 형성된 박막 패턴과 콘택하는 도전층을 형성하는 것을 특징으로 한다.
이처럼, 본 발명은 상기 홀의 전면 부분, 즉, 상기 홀의 하단부를 포함하여 측벽부 상에 박막 패턴을 형성함으로써, 콘택홀 내에 박막 패턴을 형성하였던 종래 기술 대비 안정적인 미세 크기의 박막 패턴을 형성할 수 있다.
바람직하게, 본 발명은 상기 홀을 갖는 절연막 상에 박막으로 상변화막을 증착하고, 상기 홀의 측벽부 및 하단부에만 패턴 형태로 상변화막이 잔류하도록 상기 상변화막을 식각한다.
이처럼, 본 발명은 상변화막의 증착 두께를 이용하여 상변화 패턴을 형성할 수 있게 되므로, 이를 통해, 콘택홀 내에 상변화 패턴을 형성하는 종래 기술 대비 안정적이면서 균일한 형태를 갖는 미세 크기의 상변화 패턴을 형성할 수 있게 된다.
따라서, 본 발명은 상변화에 필요한 프로그래밍 전류 분포를 작게 할 수 있는 효과를 얻을 수 있다.
게다가, 본 발명은 상변화 패턴의 형성 공정시 공정의 한계 없이 상변화 패턴의 크기를 조절하면서 상변화 패턴을 형성할 수 있게 된다.
아울러, 본 발명은 상변화 패턴의 크기를 작게 형성할 수 있게 되어, 이를 통해, 상변화 패턴과 접촉하는 전극 간의 접촉 면적을 감소시킬 수 있고, 그래서, 상변화에 필요한 프로그래밍 전류를 작게 가져갈 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 참조하여 설명하면 다음과 같다.
본 발명의 바람직한 실시예에서는 반도체 소자의 제조방법 중에서 상변화 기억 소자의 제조방법에 대해 도시하고, 설명하도록 한다.
도 2a 내지 도 2e는 도 1a 내지 도 1e의 X-X'선을 따라 자른 공정별 단면도이다.
도 1a 내지 도 2a를 참조하면, 제1방향(101)으로 연장하고 상기 제1방향(101)에 교차된 제2방향(102)으로 이격하는 다수의 활성영역(100A)을 갖는 반도체기판(100)을 마련한 후, 상기 반도체기판의 각 활성 영역(100A) 상에 상호 이격하는 다수의 스위칭 소자(120)를 형성한다.
상기 스위칭 소자(120)는 상기 스위칭 소자는 상기 제1방향(101)에 따라 50∼200㎚의 폭을 갖으며, 상기 제2방향(102)에 따라 50∼200㎚의 폭을 갖는 PN 다이오드로 형성한다.
미설명된 도면 부호 110은 산화막을 나타낸다.
도 1b 및 도 2b를 참조하면, 상기 스위칭 소자(120)가 형성된 반도체기판(100) 상에 제1절연막(130)을 증착한 후, 상기 제1절연막(130) 상에 상기 스위칭 소자(120)를 노출시키는 제1마스크 패턴(미도시)을 형성한다.
그런다음, 상기 제1마스크 패턴을 이용하여 상기 제1절연막(130)을 식각해서 상기 스위칭 소자(120)를 노출시키는 홀(130H)을 형성한다.
상기 홀(130H)은 상기 제1방향(101)에 따라 20∼200㎚의 폭을 갖고, 상기 제2방향(102)에 따라 10∼150㎚의 폭을 갖도록 형성한다.
다음으로, 상기 제1마스크 패턴을 공지된 공정에 따라 제거한다.
도 1c 및 도 2c를 참조하면, 상기 홀(130H)을 포함한 제1절연막(130) 상에 박막으로 상변화막을 증착한다.
상기 상변화막은 상기 홀(130H)을 포함한 제1절연막(130)의 내벽을 따라 증착하거나, 또는, 상기 홀(130H)을 매립하는 형태로 증착하도록 한다.
그런다음, 상기 홀(130H)이 매립되도록 상기 상변화막 상에 제2절연막(150)을 증착한 후, 상기 제2절연막(150)과 상기 상변화막을 CMP하여 상기 홀(130H)의 하단부를 포함하여 홀의 측벽부 상에 상변화 패턴(160)을 형성한다.
도 1d 및 도 2d를 참조하면, 상기 상변화 패턴(160)을 포함한 제2절연막(150) 상에 제3절연막을 증착한 후, 상기 제3절연막 상에 상기 제2방향(102)으로 연장하면서 상기 상변화 패턴(160)의 일부분을 포함하여 이에 인접한 제3절연막 부분을 노출시키는 제2마스크 패턴(미도시)을 형성한다.
상기 제2마스크 패턴을 이용하여 상기 제3절연막을 식각해서 상기 제2방향으로 연장하면서 상기 상변화 패턴(160)의 일부분을 포함하여 이에 인접한 제1절연막(130) 부분을 노출시키는 절연 패턴(170)을 형성한다,
상기 절연 패턴(170)은 그 폭(171)을 50∼200㎚로 하면서, 상기 절연 패턴(170)에 의해 노출되는 상기 상변화 패턴의 폭(172)은 10∼200㎚이 되도록 하며, 상기 절연 패턴 간의 이격 거리(173)는 50∼200㎚이 되도록 형성한다.
도 1e 및 도 2e를 참조하면, 상기 절연 패턴(170)들 사이에 상기 제2방향으로 따라 배선(180)을 형성한다. 상기 배선(180)은 비트라인으로 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자의 박막 패턴 형성방법을 이용한 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 상변화막의 증착 두께로 상변화 패턴의 크기를 결정할 수 있기 때문에, 콘택홀 내에 상변화 패턴을 형성하였던 종래 기술 보다 균일하면서 미세 크기를 갖는 상변화 패턴을 형성할 수 있다.
또한, 본 발명은 상변화막의 증착 두께로 상변화 패턴의 크기를 결정하기 때문에, 공정의 한계 없이 상변화 패턴의 크기를 조절할 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 박막 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 2a 내지 도 2e는 도 1a 내지 도 1e를 X-X'선에 따라 자른 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 100A: 활성영역
101: 제1방향 102: 제2방향
110: 산화막 120: 스위칭 소자
130: 제1절연막 150: 제2절연막
160: 상변화 패턴 170: 절연 패턴
180: 배선

Claims (13)

  1. 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계;
    상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 절연막을 형성하는 단계;
    상기 홀을 포함한 절연막 상에 박막을 형성하는 단계; 및
    상기 홀의 측벽부 및 하단부에만 잔류하도록 상기 박막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 박막 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 하지층은 스위칭 소자인 것을 특징으로 하는 반도체 소자의 박막 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 스위칭 소자는 PN 다이오드로 형성하는 것을 특징으로 하는 반도체 소자의 박막 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 박막은 상변화 물질로 형성하는 것을 특징으로 하는 반도체 소자의 박막 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 홀의 측벽부 및 하단부에만 잔류하도록 상기 박막을 식각하는 단계 후, 상기 홀의 일측벽 또는 타측벽에 잔류된 박막과 콘택하는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 박막 패턴 형성방법.
  6. 제1방향으로 연장하고, 상기 제1방향에 교차된 제2방향으로 이격하여 배치된 다수의 활성영역을 갖는 반도체기판의 상기 각 활성영역 상에 상호 이격하는 다수의 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자를 포함한 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 스위칭 소자를 노출시키는 홀을 형성하는 단계;
    상기 홀의 하단부를 포함하여 측벽부 상에 박막 패턴을 형성하는 단계;
    상기 제2방향으로 연장하면서 상기 박막 패턴의 일부분을 포함하여 이에 인접한 절연막 부분을 가리는 절연 패턴을 형성하는 단계; 및
    상기 절연 패턴들 사이에 상기 제2방향으로 따라 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 스위칭 소자는 PN 다이오드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 PN 다이오드는 상기 제1방향에 따라 50∼200㎚의 폭을 갖으며, 상기 제2방향에 따라 50∼200㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 홀은 상기 제1방향에 따라 20∼200㎚의 폭을 갖고, 상기 제2방향에 따라 10∼150㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 홀의 하단부를 포함하여 측벽부 상에 박막 패턴을 형성하는 단계는,
    상기 홀을 포함한 절연막 상에 박막을 증착하는 단계; 및
    상기 절연막 상에 형성된 상기 박막을 CMP하는 단계;
    로 구성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 절연 패턴은 50∼200㎚의 폭을 갖으면서, 상기 절연 패턴에 의해 노출 되는 상기 박막의 폭은 10∼200㎚이 되며, 상기 절연 패턴 간의 이격 거리는 50∼200㎚이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법
  12. 제 6 항에 있어서,
    상기 배선은 20∼200㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 배선은 비트라인인 것을 특징으로 하는 반도체 소자의 제조방법.
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KR1020070135604A KR20090067817A (ko) 2007-12-21 2007-12-21 박막 패턴 형성방법 및 이를 이용한 반도체 소자의제조방법

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