KR20190109787A - 채널 구조체를 갖는 메모리 장치 - Google Patents

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Abstract

메모리 장치는 기판 상에 형성되며 제1 소스막 및 상기 제1 소스막 하부에 배치되는 제2 소스막을 포함하는 하부 적층 구조, 상기 하부 적층 구조 상에 배치되는 상부 적층 구조 및 상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 하부방향으로 연장되는 채널 패턴 및 상기 채널 패턴의 외측에 정보 저장 패턴을 구비하는 채널 구조체를 포함한다. 상기 제2 소스막은 상기 정보 저장 패턴의 하부에 형성되어 상기 채널 패턴과 접촉하고, 상기 제2 소스막은 상부방향으로 연장되는 돌출부를 포함하고, 상기 돌출부의 적어도 일부를 덮는 채널 보호막을 포함한다.

Description

채널 구조체를 갖는 메모리 장치{Memory Device Having Channel Structure}
본 개시의 기술적 사상은 채널 구조체를 갖는 메모리 장치에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 3차원으로 배열된 메모리 셀을 포함하는 비휘발성 메모리 장치가 제안된 바 있다. 메모리 셀의 형성에는 상기 적층 구조를 관통하는 채널 구조체가 필요하며, 채널 구조체의 채널 패턴은 기판과 접촉되어야 한다. 채널 구조체의 채널 패턴을 기판과 전기적으로 연결시키기 위해 채널 구조체의 하부를 식각한 후 SEG(selective epitaxial growth) 공정이 사용되었으나, 적층되는 메모리 셀의 개수가 증가할수록 공정이 어려워지는 문제가 발생할 수 있다. 따라서, 채널 구조체의 측면에서 개구부를 형성하는 기술이 시도되고 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 채널 구조체의 측면에서 개구부를 형성함에 있어서 정보 저장 패턴의 식각면을 균일하게 제어할 수 있도록 채널 보호막을 갖는 메모리 장치를 제공하는데 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 채널 구조체의 측면에서 개구부를 형성함에 있어서, 정보 저장 패턴의 과도 식각에 의한 문제를 방지하는 메모리 장치를 제공하는데 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 채널 구조체의 측면에서 개구부를 형성함에 있어서, 정보 저장 패턴의 식각을 균일하게 제어하는 메모리 장치의 제조 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 메모리 장치는 기판 상에 형성되며 제1 소스막 및 상기 제1 소스막 하부에 배치되는 제2 소스막을 포함하는 하부 적층 구조, 상기 하부 적층 구조 상에 배치되는 상부 적층 구조, 및 상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 하부방향으로 연장되는 채널 패턴 및 상기 채널 패턴의 외측에 정보 저장 패턴을 구비하는 채널 구조체를 포함할 수 있다. 제2 소스막은 상기 정보 저장 패턴의 하부에 형성되어 상기 채널 패턴과 접촉하고, 제2 소스막은 상부방향으로 연장되는 돌출부를 포함하고, 상기 돌출부 및 상기 정보 저장 패턴 사이의 적어도 일부에 배치되는 채널 보호막을 포함할 수 있다.
본 개시의 실시예들에 따른 메모리 장치의 제조 방법은 기판 상에 제1 소스막을 포함하는 하부 적층 구조를 형성하는 단계, 상기 하부 적층 구조 상에 절연층 및 희생층을 교대로 배치되는 상부 적층 구조를 형성하는 단계, 상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 채널 패턴 및 정보 저장 패턴을 포함하는 채널 구조체를 형성하는 단계, 상기 제1 소스막을 관통하여 상기 절연층 및 희생층의 측면을 노출시키는 워드 라인 컷을 형성하는 단계, 상기 워드 라인 컷을 통해 상기 정보 저장 패턴의 일부를 식각하는 단계, 상기 정보 저장 패턴이 제거된 부분에 채널 보호막을 형성하는 단계, 상기 채널 보호막의 일부를 식각하여 상기 채널 패턴을 노출시키는 단계, 및 상기 제1 소스막 및 상기 채널 패턴과 접촉하는 제2 소스막을 형성하는 단계를 포함할 수 있다.
본 개시의 실시예들에 따른 메모리 장치는 기판 상에 형성되며 제1 소스막 및 상기 제1 소스막 하부에 배치되는 제2 소스막을 포함하는 하부 적층 구조, 상기 하부 적층 구조 상에 배치되는 상부 적층 구조, 및 상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 하부방향으로 연장되는 채널 패턴 및 상기 채널 패턴의 외측에 정보 저장 패턴을 구비하는 채널 구조체를 포함할 수 있다. 상기 제2 소스막은 상기 정보 저장 패턴의 하부에 형성되어 상기 채널 패턴과 접촉하고, 상기 제2 소스막은 상부방향으로 연장되는 돌출부를 포함하고, 상기 채널 보호막은 상기 정보 저장 패턴의 블로킹 층 및 전하 저장층의 하부에 형성되고, 상기 채널 보호막의 하단은 상기 정보 저장 패턴의 터널 절연층의 하단과 동일한 레벨에 위치하며, 상기 돌출부의 상단은 상기 제1 소스막의 상단보다 낮은 레벨에 위치할 수 있다.
본 개시의 실시예들에 따르면, 채널 구조체의 측면을 식각하는 공정에서 채널 보호막을 형성함으로써, 서로 다른 삼중막을 가지는 정보 저장 패턴의 식각을 균일하게 제어할 수 있다.
본 개시의 실시예들에 따르면, 채널 패턴과 제2 소스막과의 접촉 면적을 넓게 함으로써 채널 저항을 감소시키고 셀 구동 전류를 안정적으로 확보할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 일부 영역에 대한 개략적인 레이아웃(layout)이다.
도 2는 도 1의 절단선 I-I'에 대한 수직 단면도이다.
도 3은 도 2에 도시된 E 영역의 확대도이다.
도 4 내지 도 8은 도 3에 대응되는 다른 실시예에 따른 E 영역의 확대도들이다.
도 9 내지 도 15, 도 16a, 도 16b, 도 17 내지 도 23은 본 개시의 실시예에 따른 셀 영역의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 24 내지 도 28은 도 6에 도시된 채널 보호막의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 29 내지 도 32는 도 7에 도시된 채널 보호막의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 33 내지 도 35는 도 8에 도시된 채널 산화막의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 일부 영역에 대한 개략적인 레이아웃(layout)이다. 도 2는 도 1의 I-I'에 대한 수직 단면도이다. 본 개시의 실시예들에 따른 메모리 장치는 VNAND 또는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시예에 따른 메모리 장치는 셀 영역(100) 및 주변 영역(160)을 포함할 수 있다. 메모리 장치는 주변 영역(160) 상에 셀 영역(100)이 형성되는 COP(Cell on Peripheral) 구조일 수 있다. 상기 셀 영역(100)은 기판(102)을 포함하는 하부 적층 구조(110), 상부 적층 구조(120), 비트 라인(BL) 및 워드 라인 컷(WLC)을 포함할 수 있다.
이하에서, 제1 방향(D1)은 셀 영역(100) 및 주변 영역(160)이 적층되는 방향을 의미할 수 있다. 예를 들어, 제1 방향(D1)은 기판(102)의 주 표면에 수직인 방향을 의미할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 수직하고, 비트 라인(BL)을 따르는 방향을 의미할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 수직한 방향이며, 워드 라인 컷(WLC)을 따르는 방향을 의미할 수 있다.
하부 적층 구조(110)는 기판(102), 제1 소스막(112), 제2 소스막(114)을 포함할 수 있다. 기판(102) 상에는 제1 소스막(112) 및 제2 소스막(114)이 형성될 수 있다. 제2 소스막(114)은 제1 소스막(112)의 하부에 형성되며, 제2 소스막(114)의 적어도 일부는 제1 소스막(112)의 측면과 접촉할 수 있다. 기판(102)은 p형 불순물을 포함하는 폴리실리콘일 수 있으며, 제1 소스막(112) 및 제2 소스막(114)은 n형 불순물을 포함하는 폴리실리콘일 수 있다.
상부 적층 구조(120)에는 절연층(122) 및 게이트 전극(124)이 교대로 적층되어 형성될 수 있다. 절연층(122)은 각 게이트 전극들(124)을 전기적으로 절연시킬 수 있다. 상부 적층 구조(120)의 아래쪽에 형성된 게이트 전극들(124) 중 일부는 접지 선택 라인(ground selection line;GSL)일 수 있다. 상부 적층 구조(120)의 위쪽에 형성된 게이트 전극들(124) 중 일부는 스트링 선택 라인(string selection line;SSL) 또는 드레인 선택 라인(drain selection line; DSL)일 수 있다. 일 실시예에서, 절연층들(122) 사이에는 각 게이트 전극(124)을 둘러싸는 절연막이 형성될 수 있다.
메모리 장치는, 상부 적층 구조(120) 및 제1 소스막(112)을 관통하여 제1 방향(D1)을 따라 하부방향으로 연장되는 채널 홀(CHH)을 포함할 수 있다. 채널 홀(CHH)은 공통 소스 라인들(140) 사이에 제2 방향(D2)을 따라 4개 또는 5개가 형성될 수 있다.
채널 구조체(130)는 채널 홀(CHH)의 내부에 형성될 수 있다. 채널 구조체(130)에는 채널 홀(CHH)의 외부로부터 내부를 따라 정보 저장 패턴(131), 채널 패턴(135), 코어 패턴(136)이 순서대로 형성될 수 있다.
메모리 장치에는 채널 구조체(130)에 인접하게 배치되는 워드 라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)은 제1 방향(D1)을 따라 상부 적층 구조(120) 및 제1 소스막(112)을 관통하며 제3 방향(D3)을 따라 연장될 수 있다. 워드 라인 컷(WLC)을 따라 공통 소스 라인(140), 측벽 절연막(142), 불순물 영역(144)이 형성될 수 있다. 측벽 절연막(142)은 워드 라인 컷(WLC)의 측면에 형성될 수 있으며, 불순물 영역(144)은 워드 라인 컷(WLC)의 하부에 형성될 수 있다.
스트링 선택 라인 컷(SLC)은 공통 소스 라인들(140)의 사이에 형성될 수 있다. 스트링 선택 라인 컷(SLC)은 더미 채널 구조체(138)의 상부에 제3 방향(D3)을 따라 형성될 수 있다. 상기 스트링 선택 라인 컷(SLC)은 복수의 게이트 전극(124) 중 적어도 하나를 분할할 수 있다. 예를 들어, 스트링 선택 라인 컷(SLC)은 스트링 선택 라인(SSL)을 분할할 수 있다. 더미 채널 구조체(138)는 비트 라인(BL)과 전기적으로 연결되지 않을 수 있다.
도전성 패드(150)는 상부 적층 구조(120) 상에 형성될 수 있으며, 층간 절연층(151)과 동일한 레벨에 위치할 수 있다. 도전성 패드(150)는 각 채널 홀(CHH) 내부의 채널 구조체(130) 상에 형성될 수 있다. 도전성 패드(150)는 채널 패턴(135)과 접촉할 수 있다. 도전성 패드(150)는 제1 비트 플러그(153)를 통해 서브 비트 라인(SBL)에 연결되며, 서브 비트 라인(SBL)은 제2 비트 플러그(155)를 통해 비트 라인(BL)에 연결될 수 있다. 도시되지는 않았으나, 각 제1 비트 플러그(153), 제2 비트 플러그(155), 서브 비트 라인(SBL)에는 동일한 레벨에 위치하는 절연층이 형성될 수 있다. 여기에서, "레벨"은 기판(102)으로부터 제1 방향(D1)을 따르는 높이를 의미할 수 있다.
주변 영역(160)은 셀 영역(100) 아래에 형성될 수 있다. 주변 영역(160)은 하부 기판(162) 및 상기 하부 기판(162) 상에 형성되는 하부 절연층(164)을 포함할 수 있다. 주변 영역(160)에는 주변 트랜지스터(170)가 형성될 수 있다. 주변 트랜지스터(170)는 주변 게이트 절연막(171), 주변 게이트 전극(172), 소스/드레인 영역(173)을 포함할 수 있다. 주변 트랜지스터(170)는 콘택 플러그(174)를 통해 배선 패턴(175)에 연결될 수 있으며, 주변 트랜지스터(170)와 배선 패턴(175)은 주변 회로를 구성할 수 있다. 하부 절연층(164)은 주변 트랜지스터(170) 및 배선 패턴(175)을 덮도록 형성될 수 있다.
도 3은 도 2에 도시된 E 영역의 확대도이다.
도 3을 참조하면, 제2 소스막(114)은 제1 소스막(112) 및 기판(102) 사이에 형성될 수 있다. 제2 소스막(114)은 채널 패턴(135)과 접촉할 수 있다. 일 실시예에서, 제2 소스막은 제1 방향(D1)을 따라 상부방향으로 연장되는 돌출부(115)를 포함할 수 있다.
정보 저장 패턴(131)은 채널 패턴(135)의 외측에 형성될 수 있다. 정보 저장 패턴(131)은 채널 홀(CHH)의 외부로부터 내부를 따라 순서대로 블로킹 층(132), 전하 저장층(133), 터널 절연층(134)을 포함할 수 있다. 정보 저장 패턴(131)은 제1 방향(D1)을 따라 일부 단절될 수 있다. 상기 블로킹 층(132), 전하 저장층(133) 및, 터널 절연층(134)의 하단은 게이트 전극(124)의 하단보다 낮은 레벨에 위치할 수 있다.
채널 보호막(137)은 상기 제2 소스막(114)의 돌출부(115) 및 상기 정보 저장 패턴(131) 사이의 적어도 일부에 형성될 수 있다. 예를 들어, 채널 보호막(137)은 블로킹 층(132) 및 전하 저장층(133)의 하부에 형성될 수 있다. 채널 보호막(137)은 터널 절연층(134)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 채널 보호막(137)은 실리콘 산질화물을 포함할 수 있다. 일 실시예에서, 채널 보호막(137)은 터널 절연층(134)과 식각 선택비를 갖는 절연 물질을 포함할 수도 있다. 채널 보호막(137)은 블로킹 층(132)이 과도 식각되어 전하 저장층(133)과 절연층(122) 사이에 생긴 공간을 채울 수 있다. 채널 보호막(137)은 정보 저장 패턴(131)의 하단에 형성되어 정보 저장 패턴(131)의 식각을 균일하게 제어할 수 있다. 채널 보호막(137)은 2개 이상의 층으로 구성될 수 있다.
채널 보호막(137)의 하단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다. 또한, 터널 절연층(134)도 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다. 예를 들어, 채널 보호막(137)의 하단은 제1 소스막(112)의 상단으로부터의 거리가 150Å 이하인 낮은 지점에 위치할 수 있다. 채널 보호막(137)의 하단이 제1 소스막(112)의 상단보다 높은 레벨에 위치하는 경우, 특히 절연층(122)의 상단보다 높은 레벨에 위치하는 경우 제2 소스막(114)과의 영향으로 인해 게이트 전극(124)의 on/off 제어에 문제가 발생할 수 있다. 채널 보호막(137)의 하단이 제1 소스막(112) 상단으로부터의 거리가 150Å 이상인 낮은 레벨에 위치하는 경우, 채널 패턴(135)과 제2 소스막(114)의 접촉 면적이 좁아져 채널 저항이 증가할 수 있다. 또한, 메모리 소거 동작시 정공(hole) 형성이 어려워지는 문제가 발생할 수 있다.
도 4 내지 도 8은 도 3에 대응되는 다른 실시예에 따른 E 영역의 확대도들이다. 도 3과 동일한 구성에 대해서는 설명이 생략될 수 있다.
도 4를 참조하면, 채널 보호막(237)은 블로킹 층(132) 및 전하 저장층(133)의 하부에 형성될 수 있다. 채널 보호막(237)은 전하 저장층(133)의 하부에서 제1 방향을 따라 상방으로 돌출되는 형태로 형성될 수 있다. 전하 저장층(133)의 하단은 블로킹 층(132) 및 터널 절연층(134)의 하단보다 높은 레벨에 위치할 수 있다. 도 4에 도시된 바와 같이, 일부 식각된 정보 저장 패턴(131)의 하단이 균일하지 않은 경우에도 채널 보호막(237)을 정보 저장 패턴(131)의 하단에 형성하여, 정보 저장 패턴(131)의 식각을 균일하게 제어할 수 있다.
도 5를 참조하면, 채널 보호막(337)의 하단은 위로 볼록한 볼록부(337a)를 포함할 수 있다. 볼록부(337a)의 상단은 제1 소스막(112)의 상단과 동일한 높이에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 볼록부(337a)의 상단 및 하단은 제1 소스막(112)의 상단으로부터의 거리가 150Å 이하인 낮은 지점에 위치할 수 있다.
도 6을 참조하면, 채널 보호막(437)은 블로킹 층(132), 전하 저장층(133) 및 터널 절연층(134)의 하부에 형성될 수 있다. 채널 보호막(437)은 블로킹 층(132)의 하부에서 제1 방향(D1)을 따라 상방으로 돌출되는 형태로 형성될 수 있다. 블로킹 층(132)의 하단은 전하 저장층(133) 및 터널 절연층(134)의 하단 보다 높은 레벨에 위치할 수 있다. 채널 보호막(437)의 하단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다. 채널 보호막(437)은 실리콘 산화물을 포함할 수 있다.
도 7을 참조하면, 채널 보호막(537)은 블로킹 층(132)의 하부에 형성될 수 있다. 블로킹 층(132)의 하단은 전하 저장층(133) 및 터널 절연층(134)의 하단보다 높은 레벨에 위치할 수 있다. 채널 보호막(537)은 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 채널 보호막(137)의 다른 실시예로서 채널 산화막(114a)이 도시되어 있다. 채널 산화막(114a)이 블로킹 층(132)의 하부에 형성될 수 있다. 채널 산화막(114a)의 상단은 제1 소스막(112)의 상단보다 높은 레벨에 위치할 수 있다. 예를 들어, 채널 산화막(114a)의 상단은 절연층(122)의 상단과 동일한 레벨에 위치하거나, 절연층(122)의 상단보다 높은 레벨에 위치할 수 있다. 채널 산화막(114a)은 실리콘 산화물을 포함할 수 있다. 채널 산화막(114a)은 채널 보호막(137)을 증착하는 공정을 거치지 않고 형성될 수 있다. 예를 들어, 채널 산화막(114a)은 제2 소스막(114)이 형성된 후, 습식 산화 공정을 통해 형성될 수 있다. 채널 산화막(114a)의 하단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다.
도 9 내지 도 15, 도 16a 및 도 17 내지 도 23은 본 개시의 실시예에 따른 셀 영역(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 도 1의 절단선 I-I'에 따른 수직 단면도들이다. 도 16b는 도 16a에 도시된 E 영역의 확대도이다.
도 9를 참조하면, 하부 적층 구조(110) 상에 상부 적층 구조(120)가 형성될 수 있다. 하부 적층 구조(110)는 기판(102)을 포함하며, 기판(102) 상에는 제1 소스막(112), 희생막(116), 소스 절연막들(118)이 형성될 수 있다. 기판(102)은 실리콘 웨이퍼, SOI(sillicon on insulator), 절연막 상에 형성된 실리콘 단결정막 또는 절연막 상에 형성된 폴리실리콘을 포함할 수 있다. 기판(102)은 붕소(B)와 같은 p형 불순물을 포함할 수 있다. 일 실시예에서, 기판(102)은 주변 영역(160) 상에 형성될 수 있다. 예를 들어, 기판(102)은 주변 영역(160) 상에 p형 불순물로 도핑된 폴리실리콘 막을 증착하거나 또는 폴리실리콘막을 증착한 후 p형 불순물을 도핑하여 형성될 수 있다.
제1 소스막(112)은 희생막(116) 상에 형성될 수 있으며, 소스 절연막들(118)은 희생막(116)의 상하에 형성될 수 있다. 제1 소스막(112)은 폴리실리콘을 포함할 수 있으며, n형 불순물을 포함할 수 있다. 희생막(116) 및 소스 절연막(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 일 실시예에서, 희생막(116)은 실리콘 질화물을 포함할 수 있으며, 소스 절연막(118)은 실리콘 산화물을 포함할 수 있다.
상부 적층 구조(120)는 상기 제1 소스막(112) 상에 형성될 수 있다. 상기 상부 적층 구조(120)는 절연층(122) 및 희생층(126)이 번갈아 가며 적층되어 형성될 수 있다. 절연층(122)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 희생층(126)은 상기 절연층(122)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 절연층(122)은 실리콘 산화물을 포함하고 희생층(126)은 실리콘 질화물을 포함할 수 있다.
층간 절연층(151)은 상기 상부 적층 구조(120) 상에 형성될 수 있다. 상기 층간 절연층(151)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다.
도 1 및 도 10를 참조하면, 상기 상부 적층 구조(120), 제1 소스막(112), 희생막(116) 및 소스 절연막들(118)을 관통하는 채널 홀(CHH)이 형성될 수 있다. 채널 홀(CHH)은 제1 방향(D1)을 따라 하부방향으로 연장되는 원기둥 형상일 수 있다. 일 실시예에서, 채널 홀(CHH)은 기판(102) 쪽으로 갈수록 직경이 좁아지는 원뿔체 또는 원뿔대 형상일 수 있다. 채널 홀(CHH)은 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 RIE 공정이 이용될 수 있다.
도 11을 참조하면, 채널 홀(CHH)에는 채널 구조체(130) 및 도전성 패드(150)가 형성될 수 있다. 상기 채널 구조체(130)에는 채널 홀(CHH)의 외부로부터 내부를 따라 정보 저장 패턴(131), 채널 패턴(135), 코어 패턴(136)이 순서대로 형성될 수 있다. 상기 정보 저장 패턴(131)은 채널 홀(CHH)의 외부로부터 내부를 따라 블로킹 층(132), 전하 저장층(133), 터널 절연층(134)을 포함할 수 있다.
채널 구조체(130)는 채널 홀(CHH)에 정보 저장 패턴(131) 및 채널 패턴(135)을 순서대로 형성한 후 남은 공간에 코어 패턴(136)을 채워 넣음으로써 형성될 수 있다. 정보 저장 패턴(131) 및 채널 패턴(135)은 CVD, ALD 등의 방법으로 형성될 수 있다.
블로킹 층(132), 전하 저장층(133), 터널 절연층(134)은 절연 물질을 포함할 수 있다. 예를 들어, 블로킹 층(132)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(133)은 실리콘 질화물을 포함할 수 있다. 터널 절연층(134)은 실리콘 산질화물을 포함할 수 있다.
채널 패턴(135)은 폴리실리콘을 포함할 수 있다. 코어 패턴(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전물(high-K)과 같은 절연 물질을 포함할 수 있다.
도전성 패드(150)는 상기 채널 구조체(130) 상에 형성될 수 있다. 상기 도전성 패드(150)는 층간 절연층(151) 및 채널 구조체(130) 상에 박막을 형성한 후, 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치-백(etch-back) 공정을 통해 형성될 수 있다. 도전성 패드(150)는 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 조합과 같은 도정성 물질을 포함할 수 있다. 더미 채널 구조체(138)는 채널 구조체(130)와 같은 방법으로 형성될 수 있다.
도 1 및 도 12를 참조하면, 상부 적층 구조(120)를 식각하여 워드 라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)은 제3 방향(D3)을 따라 연장될 수 있다.
워드 라인 컷(WLC) 형성에는 이방성 식각 방법이 사용될 수 있다. 예를 들어, 상부 적층 구조(120)는 반응성 이온 식각(Reactive Ion Etching; RIE) 공정에 의해 식각될 수 있다. 상부 적층 구조(120)의 식각 단계에서는 제1 소스막(112)을 식각 정지막으로 이용할 수 있다.
도 13를 참조하면, 제1 소스막(112)은 워드 라인 컷(WLC)을 따라서 제거될 수 있다. 제1 소스막(112)의 제거에는 소스 절연막(118)을 식각 정지막으로 이용할 수 있다.
도 14를 참조하면, 폴리 스페이서(146)는 워드 라인 컷(WLC)에 의해 노출된 적층 구조의 각 절연층(122) 및 희생층(126)의 측면 및 소스 절연막(118)의 상부에 형성될 수 있다. 또한, 폴리 스페이서(146)는 층간 절연층(151) 상에 형성될 수 있다. 폴리 스페이서(146)는 후술되는 제2 소스막(114) 형성 공정에서 절연층(122) 및 희생층(126)이 손실되지 않도록 보호할 수 있다.
도 15를 참조하면, 워드 라인 컷(WLC)을 따라 소스 절연막(118)의 상부에 형성된 폴리 스페이서(146)가 제거될 수 있다. 폴리 스페이서(146)는 이방성 식각 공정에 의해 제거될 수 있다. 예를 들어, 폴리 스페이서(146)는 RIE 공정에 의해 식각될 수 있다. 이어서 희생막(116) 상의 소스 절연막(118) 및 상기 희생막(116)을 제거하여 희생막(116) 및 기판(102) 상부의 소스 절연막(118)이 노출될 수 있다. 도시되지는 않았으나, 상기 소스 절연막(118) 및 희생막(116)의 식각에는 포토 마스크가 이용될 수 있다.
도 16a은 희생막(116)을 제거하는 단계를 설명하기 위한 단면도이며, 도 16b는 도 16a에 도시된 E 영역의 일부 확대도이다.
도 16a 및 도 16b를 참조하면, 상기 노출된 희생막(116)이 제거되어 소스 절연막들(118) 사이에 개구부(119)가 형성될 수 있다. 또한, 희생막(116)이 제거됨으로써 블로킹 층(132)이 노출될 수 있다. 희생막(116)은 등방성 식각 공정에 의해 제거될 수 있으며, 선택적으로 제거될 수 있다. 희생막(116)과 식각 선택비를 갖는 소스 절연막(118) 및 블로킹 층(132)은 희생막(116) 제거 공정에서 손실되지 않을 수 있다.
도 17 내지 도 20은 채널 개구부(OP) 및 제2 소스막(114)의 형성 방법을 순서대로 설명하기 위한 E 영역의 일부 확대도이다.
도 17을 참조하면, 블로킹 층(132)의 일부 및 소스 절연막(118)이 제거될 수 있다. 블로킹 층(132)의 하단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다. 블로킹 층(132)이 일부 제거 되면서 정보 저장 패턴(131)의 하부에 제1 방향(D1)을 따라 채널 개구부(OP)가 형성될 수 있다.
도 18을 참조하면, 전하 저장층(133)의 일부가 제거될 수 있다. 전하 저장층(133)의 제거 단계에서, 전하 저장층(133)과 식각 선택비를 갖는 블로킹 층(132) 및 터널 절연층(134)은 손실되지 않을 수 있다. 전하 저장층(133)의 하단은 블로킹 층(132)의 하단과 동일한 레벨에 위치할 수 있다.
도 19를 참조하면, 채널 보호층(137a)이 개구부(119) 및 채널 개구부(OP)에 의해 노출된 기판(102), 제1 소스막(112), 블로킹 층(132), 전하 저장층(133) 및 터널 절연층(134)의 각 표면을 따라 형성될 수 있다. 일 실시예에서, 채널 보호층(137a)은 채널 개구부(OP)를 충분히 채울 수 있다. 채널 보호층(137a)은 터널 절연층(134)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 채널 보호층(137a)은 실리콘 산화물을 포함할 수 있다.
도 20을 참조하면, 개구부(119)에 형성된 채널 보호층(137a) 및 채널 개구부(OP)에 형성된 채널 보호층(137a)의 일부가 제거되어 채널 보호막(137)이 형성될 수 있다. 채널 개구부(OP)는 제1 방향(D1)으로 연장되도록 채널 패턴(135)의 외측에 형성될 수 있다. 상기 채널 개구부(OP)는 정보 저장 패턴(131)과 제2 방향(D2)에서 동일한 레벨에 위치할 수 있다. 채널 개구부(OP)는 채널 패턴(135)을 노출시킬 수 있으며, 채널 개구부(OP)에는 제2 소스막(114)의 일부가 채워질 수 있다. 채널 보호막(137)은 상기 채널 개구부(OP)의 양단에 위치할 수 있다.
정보 저장 패턴(131)은 서로 다른 층인 블로킹 층(132), 전하 저장층(133) 및 터널 절연층(134)으로 이루어져 있으므로, 정보 저장 패턴(131)의 식각시 식각면의 높이가 일정하게 제어하기 어려울 수 있다. 도 19 및 도 20에 도시된 바와 같이, 블로킹 층(132) 및 전하 저장층(133)의 일부를 제거하여 형성된 채널 개구부(OP)에 채널 보호층(137a)을 형성한 후 다시 식각함으로써, 다중막으로 이루어진 정보 저장 패턴(131)이 균일하게 식각되도록 제어할 수 있다.
도 21을 참조하면, 개구부(119) 및 채널 개구부(OP)에 제2 소스막(114)을 형성할 수 있다. 제2 소스막(114)은 채널 패턴(135)과 접촉할 수 있다. 제2 소스막(114)은 제1 소스막(112) 제1 방향(D1)을 따라 상부방향으로 돌출된 돌출부(115)를 포함할 수 있다. 돌출부(115)는 제1 소스막(112)의 측면 및 채널 보호막(137)과 접촉할 수 있다.
제2 소스막(114)이 형성된 후 폴리 스페이서(146)가 제거될 수 있다. 도시되지는 않았으나, 폴리 스페이서(146)의 제거에는 포토 마스크가 이용될 수 있다.
폴리 스페이서(146) 제거 후, 적층 구조의 희생층(126)은 선택적으로 제거될 수 있다. 희생층(126)은 등방성 식각에 의해 제거될 수 있으며 개구부(148)가 형성될 수 있다. 희생층(126) 제거 단계에서, 희생층(126)과 식각 선택비를 갖는 절연층(122), 제1 소스막(112) 및 제2 소스막(114)은 손실되지 않을 수 있다.
도 22를 참조하면, 개구부(148)에는 게이트 전극(124)이 형성될 수 있다. 게이트 전극(124)은 금속, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들어 도전성 물질은 Ti, TiN, Ta, TaN, CoSi, NiSi, Wsi 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았으나, 층간 절연층(151)의 상부, 워드 라인 컷(WLC)의 하부 및 측부에 형성되는 상기 도전성 물질은 이방성 식각 공정 또는 등방성 식각 공정에 의해 제거될 수 있다.
워드 라인 컷(WLC)에는 공통 소스 라인(140), 측벽 절연막(142), 불순물 영역(144)이 형성될 수 있다. 측벽 절연막(142)은 게이트 전극(124) 형성 후 워드 라인 컷(WLC)에 의해 노출된 절연층(122) 및 게이트 전극(124)의 측면에 형성될 수 있다. 측벽 절연막(142)은 공통 소스 라인(140)과 게이트 전극들(124)을 전기적으로 절연시킬 수 있다.
불순물 영역(144)은 워드 라인 컷(WLC)의 하부에 형성될 수 있다. 불순물 영역(144)은 불순물 이온을 주입하여 형성될 수 있다. 일 실시예에서, 불순물 영역(144)은 인(P) 또는 비소(As)와 같은 n형 불순물들을 포함할 수 있다.
불순물 영역(144) 형성 후 워드 라인 컷(WLC)을 따라 공통 소스 라인(140)이 형성될 수 있다. 공통 소스 라인(140)은 폴리실리콘, 금속, 금속 산화물, 금속 질화물, 금속 실리사이드 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 다른 실시예에서, 공통 소스 라인(140)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
도 1 및 도 23을 참조하면, 스트링 선택 라인 컷(SLC)은 공통 소스 라인들(140) 사이에 형성될 수 있다. 스트링 선택 라인 컷(SLC)은 더미 채널 구조체(138)의 상부에 제3 방향(D3)을 따라 형성될 수 있다. 상기 스트링 선택 라인 컷(SLC)은 복수의 게이트 전극(124) 중 적어도 하나를 분할할 수 있다.
다시 도 23을 참조하면, 제1 비트 플러그(153), 제2 비트 플러그(155), 비트 라인(BL), 서브 비트 라인(SBL) 및 스트링 선택 라인 컷(SLC)이 형성될 수 있다. 도시되지는 않았으나, 각 제1 비트 플러그(153), 제2 비트 플러그(155), 서브 비트 라인(SBL)에는 동일한 레벨에 절연층이 형성될 수 있다. 상기 제1 비트 플러그(153), 제2 비트 플러그(155), 비트 라인(BL), 서브 비트 라인(SBL)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 24 내지 도 28은 도 6에 도시된 채널 보호막(437)의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 16b 및 도 24를 참조하면, 개구부(119)에 형성된 소스 절연막(118)이 제거될 수 있다. 블로킹 층(132)이 일부 제거되어 채널 개구부(OP)가 형성될 수 있다.
도 25를 참조하면, 전하 저장층(133)이 선택적으로 제거될 수 있다. 전하 저장층(133)의 제거 단계에서, 전하 저장층(133)과 식각 선택비를 갖는 블로킹 층(132) 및 터널 절연층(134)은 손실되지 않을 수 있다.
도 26을 참조하면, 블로킹 층(132) 및 터널 절연층(134)이 일부 제거될 수 있다. 블로킹 층(132) 및 터널 절연층(134)과 식각 선택비를 갖는 전하 저장층(133)은 손실되지 않을 수 있다. 블로킹 층(132)이 일부 제거되면서 블로킹 층(132)의 상단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 제거된 블로킹 층(132)에 의해 절연층(122) 또는 희생층(126)의 측면이 노출될 수 있다.
도 27을 참조하면, 채널 보호층(437a)이 개구부(119) 및 채널 개구부(OP)에 의해 노출된 기판(102), 제1 소스막(112), 블로킹 층(132), 전하 저장층(133) 및 터널 절연층(134)의 각 표면에 형성될 수 있다. 채널 보호층(437a)은 전하 저장층(133)과 절연층(122) 또는 희생층(126) 사이의 공간을 채울 수 있다. 채널 보호층(437a)을 증착하는 공정을 통해, 절연층(122) 및 희생층(126)이 노출되지 않도록 할 수 있다. 일 실시예에서, 채널 보호층(437a)은 실리콘 산화물을 포함할 수 있다.
도 28을 참조하면, 개구부(119)에 형성된 채널 보호층(437a) 및 채널 개구부(OP)에 형성된 채널 보호층(437a)의 일부가 제거되어 채널 보호막(437)이 형성될 수 있다. 채널 보호막(437)의 하단은 제1 소스막(112)의 상단과 동일한 레벨에 위치하거나, 제1 소스막(112)의 상단보다 낮은 레벨에 위치할 수 있다.
도 6 및 도 28을 참조하면, 제1 소스막(112) 및 기판(102) 사이에 제2 소스막(114)이 형성될 수 있다. 후속 공정에서 희생층(126)이 제거되고 게이트 전극(124)이 형성될 수 있다.
도 24 내지 도 28에 도시된 바와 같이, 채널 보호막(437)을 형성함으로써, 전하 저장층(133) 및 터널 절연층(134)에 비해 블로킹 층(132)이 과도하게 식각된 경우에도 정보 저장 패턴(131)의 식각을 균일하게 제어할 수 있다.
도 29 내지 도 32는 도 7에 도시된 채널 보호막(537)의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 16b 및 도 29를 참조하면, 개구부(119)에 형성된 소스 절연막(118)이 제거될 수 있다. 블로킹 층(132)은 일부 제거되어 채널 개구부(OP)를 형성할 수 있다.
도 30을 참조하면, 채널 보호층(537a)이 개구부(119) 및 채널 개구부(OP)에 의해 노출된 기판(102), 제1 소스막(112), 블로킹 층(132) 및 전하 저장층(133)의 각 표면에 형성될 수 있다. 채널 보호층(537a)은 터널 절연층(134)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 채널 보호층(537a)은 실리콘 질화물을 포함할 수 있다.
도 31을 참조하면, 전하 저장층(133) 및 채널 보호층(537a)의 일부가 제거될 수 있다. 채널 보호층(537a)이 식각되어 채널 보호막(537)이 형성될 수 있다. 전하 저장층(133) 및 채널 보호막(537)과 식각 선택비를 갖는 터널 절연층(134)은 손실되지 않을 수 있다. 식각 공정 후, 블로킹 층(132)의 하단의 채널 보호막(537)은 전부 제거되지 않고 남을 수 있다. 도 32를 참조하면, 터널 절연층(134)의 일부가 제거될 수 있다. 터널 절연층(134)과 식각 선택비를 갖는 전하 저장층(133) 및 채널 보호막(537)은 손실되지 않을 수 있다.
도 7 및 도 32를 참조하면, 제1 소스막(112) 및 기판(102) 사이에 제2 소스막(114)이 형성될 수 있다. 후속 공정에서 희생층(126)이 제거되고 게이트 전극(124)이 형성될 수 있다.
도 29 내지 도 32에 도시된 바와 같이, 터널 절연층(134)과 식각 선택비를 갖는 채널 보호막(537)을 형성함으로써, 터널 절연층(134)의 식각 단계에서 블로킹 층(132)의 손실을 방지할 수 있다. 블로킹 층(132)이 제거되지 않으므로, 식각 공정에서 게이트 전극(124)이 노출되지 않을 수 있다. 상기 공정에 의해 게이트 전극(124)의 오작동을 방지할 수 있다.
도 33 내지 도 35는 도 8에 도시된 채널 산화막(114a)의 형성 과정을 설명하기 위해 공정 순서에 따라 도시된 E 영역의 확대도들이다.
도 33에 도시된 정보 저장 패턴(131)은 도 24 내지 도 25와 동일한 공정을 거쳐 형성될 수 있다. 도 24 내지 도 25에 도시된 바와 같이, 블로킹 층(132) 및 전하 저장층(133)의 일부를 차례로 제거하여 터널 절연층(134)이 노출될 수 있다. 도 33을 참조하면, 블로킹 층(132) 및 터널 절연층(134)을 식각하는 단계에서 블로킹 층(132)이 과도하게 식각되어 절연층(122) 또는 희생층(126)의 측면이 노출될 수 있다.
도 34를 참조하면, 제2 소스막(114)은 제1 소스막(112) 및 기판(102) 사이에 형성될 수 있다. 제2 소스막(114)은 절연층(122) 또는 희생층(126)의 측면이 노출되지 않도록 개구부(OP)를 채울 수 있다
도 21에 도시된 바와 같이, 제2 소스막(114) 형성 후 폴리 스페이서(146) 및 희생층(126)이 제거되어 개구부(148)가 형성될 수 있다.
도 8을 참조하면, 개구부(148)를 통해 제2 소스막(114)의 일부가 산화되어 채널 산화막(114a)이 형성될 수 있다. 예를 들어, 채널 산화막(114a)은 습식 산화에 의해 형성될 수 있다. 도 33 내지 도 35에 도시된 공정에 의해, 채널 보호막(137)을 증착하지 않고 정보 저장 패턴(131)의 식각을 균일하게 제어할 수 있다. 또한, 게이트 전극(124)과 인접한 부분의 제2 소스막(114)을 채널 산화막(114a)으로 산화시킴으로써, 게이트 전극(124)의 오작동을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 셀 영역 102 : 기판
110 : 하부 적층 구조 112 : 제1 소스막
114 : 제2 소스막 115 : 돌출부
116 : 희생막 118 : 소스 절연막
120 : 상부 적층 구조 122 : 절연층
124 : 게이트 전극 126 : 희생층
130 : 채널 구조체 131 : 정보 저장 패턴
132 : 블로킹 층 133 : 전하 저장층
134 : 터널 절연층 135 : 채널 패턴
136 : 코어 패턴
137, 237, 337, 437, 537 : 채널 보호막 114a : 채널 산화막
138 : 더미 채널 구조체 140 : 공통 소스 라인
142 : 측벽 절연막 144 : 불순물 영역
146 : 폴리 스페이서 148 : 개구부
150 : 도전성 패드 151 : 층간 절연층
153 : 제1 비트 플러그 155 : 제2 비트 플러그
160 : 주변 영역 162 : 하부 기판
164 : 하부 절연층 170 : 주변 트랜지스터
171 : 주변 게이트 절연막 172 : 주변 게이트 전극
173 : 소스/드레인 영역 174 : 콘택 플러그
175 : 배선 패턴 BL : 비트 라인
SBL : 서브 비트 라인 WLC : 워드 라인 컷
SLC : 스트링 선택 라인 컷 OP : 개구부

Claims (10)

  1. 기판 상에 형성되며 제1 소스막 및 상기 제1 소스막 하부에 배치되는 제2 소스막을 포함하는 하부 적층 구조;
    상기 하부 적층 구조 상에 배치되는 상부 적층 구조; 및
    상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 하부방향으로 연장되는 채널 패턴 및 상기 채널 패턴의 외측에 정보 저장 패턴을 구비하는 채널 구조체를 포함하고,
    상기 제2 소스막은 상기 정보 저장 패턴의 하부에 형성되어 상기 채널 패턴과 접촉하며, 상기 제2 소스막은 상부방향으로 연장되는 돌출부를 포함하고,
    상기 돌출부 및 상기 정보 저장 패턴 사이의 적어도 일부에 배치되는 채널 보호막을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 채널 보호막은 상기 정보 저장 패턴의 블로킹 층 및 전하 저장층의 하부에 형성되는 메모리 장치.
  3. 제2항에 있어서,
    상기 채널 보호막은 상기 전하 저장층의 하부에서 제1 방향으로 돌출되며, 상기 전하 저장층의 하단은 상기 전하 저장층의 블로킹 층 및 터널 절연층의 하단보다 높은 레벨에 위치하는 메모리 장치.
  4. 제2항에 있어서,
    상기 채널 보호막의 하단은 위로 볼록하게 형성된 볼록부를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 볼록부의 상단 및 하단은 상기 제1 소스막의 상단보다 높은 레벨에 위치하며, 상기 채널 보호막은 상기 제2 소스막을 산화하여 형성되는 채널 산화막인 메모리 장치.
  6. 제1항에 있어서,
    상기 채널 보호막은 상기 정보 저장 패턴의 블로킹 층, 전하 저장층 및 터널 절연층의 하부에 형성되며, 상기 채널 보호막은 블로킹 층의 하단에서 제1 방향으로 돌출되는 메모리 장치.
  7. 제1항에 있어서,
    상기 채널 보호막은 상기 정보 저장 패턴의 블로킹 층의 하부에 형성되는 메모리 장치.
  8. 제6항에 있어서,
    상기 채널 보호막은 상기 제2 소스막을 산화하여 형성되는 채널 산화막이며, 상기 채널 산화막의 상단은 상기 제1 소스막의 상단보다 높은 레벨에 위치하는 메모리 장치.
  9. 제1항에 있어서,
    상기 기판의 하부에 주변 트랜지스터를 포함하는 주변 영역이 배치되는 메모리 장치.
  10. 기판 상에 형성되며 제1 소스막 및 상기 제1 소스막 하부에 배치되는 제2 소스막을 포함하는 하부 적층 구조;
    상기 하부 적층 구조 상에 배치되는 상부 적층 구조; 및
    상기 상부 적층 구조 및 상기 제1 소스막을 관통하며, 하부방향으로 연장되는 채널 패턴 및 상기 채널 패턴의 외측에 정보 저장 패턴을 구비하는 채널 구조체를 포함하고,
    상기 제2 소스막은 상기 정보 저장 패턴의 하부에 형성되어 상기 채널 패턴과 접촉하며, 상기 제2 소스막은 상부방향으로 연장되는 돌출부를 포함하고,
    상기 돌출부 및 상기 정보 저장 패턴 사이에 배치되는 채널 보호막을 포함하고,
    상기 채널 보호막은 상기 정보 저장 패턴의 블로킹 층 및 전하 저장층의 하부에 형성되고, 상기 채널 보호막의 하단은 상기 정보 저장 패턴의 터널 절연층의 하단과 동일한 레벨에 위치하며, 상기 돌출부의 상단은 상기 제1 소스막의 상단보다 낮은 레벨에 위치하는 메모리 장치.
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