KR20050064251A - 반도체 소자의 타원형 스토리지노드 콘택 형성방법 - Google Patents

반도체 소자의 타원형 스토리지노드 콘택 형성방법 Download PDF

Info

Publication number
KR20050064251A
KR20050064251A KR1020030095603A KR20030095603A KR20050064251A KR 20050064251 A KR20050064251 A KR 20050064251A KR 1020030095603 A KR1020030095603 A KR 1020030095603A KR 20030095603 A KR20030095603 A KR 20030095603A KR 20050064251 A KR20050064251 A KR 20050064251A
Authority
KR
South Korea
Prior art keywords
forming
film
interlayer insulating
photoresist pattern
etching
Prior art date
Application number
KR1020030095603A
Other languages
English (en)
Inventor
황창연
조용태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030095603A priority Critical patent/KR20050064251A/ko
Publication of KR20050064251A publication Critical patent/KR20050064251A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 제한된 면적 내에서 단축방향의 공간마진을 충분히 확보하면서 동시에 하부층과의 오버레이 마진도 충분히 확보할 수 있는 반도체 소자의 타원형 스토리지노드 콘택 형성방법을 제공한다.
본 발명은 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막 상부에 난반사성 및 층간절연막과의 높은 식각선택비를 가지는 물질막을 형성하는 단계; 물질막 상부에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 물질막을 식각하는 단계; 식각된 물질막 및 포토레지스트 패턴을 마스크로하여 층간절연막을 식각하여 기판의 일부를 노출시키는 콘택홀을 형성하는 단계; 포토레지스트 패턴을 제거하는 단계; 및 기판을 세정하여 물질막을 제거하는 단계를 포함하는 반도체 소자의 콘택 형성방법에 의해 달성될 수 있다. 바람직하게, 콘택홀은 타원형으로 형성하고, 물질막은 실리콘옥시나이트라이드(SiON)막으로 500 내지 1500Å의 두께로 형성한다.

Description

반도체 소자의 타원형 스토리지노드 콘택 형성방법{METHOD OF FORMING ELLIPTICAL STORAGE NODE CONTACT FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 타원형 스토리지노드 콘택 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴 크기 및 패턴 사이의 공간(space)이 점점 더 미세해지면서, 도전층 사이를 연결하는 콘택 형성 시 제한된 면적 내에서 하부 도전층 및 상부 도전층과의 충분한 오버레이 마진(overlay margin)을 확보하는 것이 중요하다. 이에 따라, 최근에는 하부 도전층인 랜딩플러그콘택(Landing Plug Contact; LPC)와 상부층인 하부전극과의 오버레이 마진(Overlay margin)을 확보하고자 캐패시터의 스토리지노드 콘택(Storage Node Contact; SNC)을 평면상에서 타원형으로 형성하고 있다.
그러나, 제한된 면적 내에서 하부층인 LP와의 오버레이 마진을 증가시키기 위해 타원형 SNC의 장축크기를 감소시키면, 단축방향의 공간마진 부족으로 인해 SNC 사이에 브리지(bridge)가 발생하고, 이를 감안하여 장축크기를 증가시키면 오버레이 마진이 부족해져 SNC와 비트라인(bit line)과의 단락(short)이 발생하여, 결국 소자 패일(fail)을 유발하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 면적 내에서 단축방향의 공간마진을 충분히 확보하면서 동시에 하부층과의 오버레이 마진도 충분히 확보할 수 있는 반도체 소자의 타원형 스토리지노드 콘택 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막 상부에 난반사성 및 층간절연막과의 높은 식각선택비를 가지는 물질막을 형성하는 단계; 물질막 상부에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 물질막을 식각하는 단계; 식각된 물질막 및 포토레지스트 패턴을 마스크로하여 층간절연막을 식각하여 기판의 일부를 노출시키는 콘택홀을 형성하는 단계; 포토레지스트 패턴을 제거하는 단계; 및 기판을 세정하여 물질막을 제거하는 단계를 포함하는 반도체 소자의 콘택 형성방법에 의해 달성될 수 있다.
바람직하게, 콘택홀은 타원형으로 형성하고, 물질막은 실리콘옥시나이트라이드(SiON)막으로 500 내지 1500Å의 두께로 형성한다.
또한, 물질막의 식각은 CF4, CHF3, Ar, O2 개스를 사용하여 30 내지 60mTorr의 압력과 1000 내지 1800W의 전력 하에서 수행하고, 층간절연막의 식각은 C4F8/C5F8/C4F6/CH2F 2/Ar/O2/CO/N2 케미컬을 이용하여 15 내지 50mTorr의 압력과 1000 내지 2000W의 전력 하에서 수행한다.
또한, 세정은 H2SO4＋H2O2 와 300 : 1의 BOE를 이용하여 습식세정으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 타원형 스토리지노드 콘택 형성방법을 설명한다.
도 1a를 참조하면, 상부에 분리절연막(11)에 의해 분리된 LPC(12)가 형성된 반도체 기판(10) 상에 500 내지 1500Å의 두께로 텅스텐(W)막(13)을 증착하고, 텅스텐막(13) 상부에 2000 내지 4000Å의 두께로 하드 마스크 질화막(14)을 증착한다. 이때, 도시되지는 않았지만, 텅스텐막(13) 증착 전에 배리어(barrier) 금속층으로서 티타늄/티타늄나이트라이드(Ti/TiN)막을 100 내지 1000Å 정도의 두께로 증착할 수도 있다. 그 다음, 20 내지 70 mTorr의 압력과 300 내지 1000W의 전력 하에서 CF4/CHF3/O2/Ar 케미컬(chemical)에 의해 하드 마스크 질화막(14)을 식각한 후, 20 내지 70mTorr의 압력과 300 내지 1000W의 전력하에서 SF6/BCl3/N2 /Cl2 케미컬에 의해 텅스텐막(13)을 식각하여 비트라인(100)을 형성한다. 그 후, 비트라인(100)을 덮도록 기판 전면 상에 50 내지 200Å의 두께로 스페이서용 제 1 질화막을 증착하고 식각하여 비트라인(100) 측벽에 비트라인 스페이서(15)를 형성한다.
그 다음, 비트라인(100) 사이의 공간을 매립하도록 기판 전면 상에 층간절연막(16)을 형성한다. 바람직하게, 층간절연막(16)은 고밀도플라즈마(High Density Plasma; HDP) 산화막으로 5000 내지 10000Å의 두께로 형성한다. 그 후, 층간절연막(16) 상부에 우수한 난반사성(Anti-Reflectivity) 및 층간절연막(16)과의 높은 식각선택비를 가지는 물질막으로서 실리콘옥시나이트라이트(SiON)막(17)을 500 내지 1500Å의 두께로 증착한다. 그 후, SiON막(17) 상부에 포토리소그라피 공정에 의해 타원형 홀을 가지는 포토레지스트 패턴(18)을 형성한다. 이때, SiON막(17)이 저부 난반사코팅(Bottom Anti-Reflective Coating; BARC)막으로서 작용하게 된다.
도 1b를 참조하면, 포토레지스트 패턴(18)을 마스크로하여 SiON막(17)을 식각한 후, 식각된 SiON막(17)과 포토레지스트 패턴(18)을 마스크로하여 층간절연막(16)을 식각하여 타원형의 SNC홀(19)을 형성한다. 이때, 식각된 SiON막(17)이 층간절연막(16)에 대한 하드 마스크로서 작용함에 따라 포토레지스트 패턴(18)의 마진부족이 개선된다. 바람직하게, SiON막(17)의 식각은 CF4, CHF3, Ar, O2 개스를 사용하여 30 내지 60mTorr의 압력과 1000 내지 1800W의 전력 하에서 수행하고, 층간절연막(16)의 식각은 C4F8/C5F8/C4 F6/CH2F2/Ar/O2/CO/N2 케미컬을 이용하여 15 내지 50mTorr의 압력과 1000 내지 2000W의 전력 하에서 수행한다. 그 다음, 공지된 방법에 의해 포토레지스트 패턴(18)을 제거한 후, H2SO4＋H2 O2 와 300 : 1의 BOE를 이용하여 습식세정을 실시하여 식각시 발생된 폴리머(미도시)를 제거함과 동시에 SiON막(17)을 제거한다. 이때, SiON막(17)이 제거되면서 SNC홀(19) 사이의 공간(S)이 종래에 비해 넓어질 뿐만 아니라 SNC홀(19)의 저부, 즉 콘택 면적("A" 부분 참조)도 종래에 비해 현저하게 증가된다.
도 1c를 참조하면, SCN홀(19)을 포함하는 층간절연막(16) 상부에 저압(Low Pressure; LP) 방식에 의해 200 내지 300Å의 두께로 스페이서용 제 2 질화막을 증착하고 식각하여 SNC홀(18) 측벽에 콘택홀 스페이서(20)를 형성한다. 바람직하게, 제 2 질화막의 식각은 CF4, Ar, O2 개스를 이용하여 30 내지 60mTorr의 압력과 1000 내지 1800W의 전력 하에서 수행한다. 그 후, SNC홀(19)을 매립하도록 층간절연막(16) 상부에 폴리실리콘막(21)을 증착한다.
도 1d를 참조하면, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백(etch-back) 공정에 의해 폴리실리콘막(21)을 분리시켜 LPC(12)와 콘택하는 타원형 SNC(18)를 형성한다. 이때, SNC(18) 사이의 넓은 공간에 의해, 예컨대 타원형 SNC(18)의 장축크기를 감소시키더라도 단축방향의 충분한 공간마진을 확보하면서 LPC(12)와의 충분한 오버레이 마진 확보가 가능해진다.
상기 실시예에 의하면, BARC막 및 하드 마스크로서 작용하는 SiON막을 적용하여 타원형의 SNC홀을 형성하여 제한된 면적 내에서 SNC 사이의 공간 및 콘택면적을 충분히 증가시킴으로써, SNC 사이의 브리지 및 SNC와 비트라인 사이의 단락을 유발하는 것 없이 LPC와의 충분한 오버레이 마진을 확보할 수 있으므로, 소자 패일을 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 타원형 스토리지노드 콘택 형성시 제한된 면적 내에서 단축방향의 공간마진을 충분히 확보하면서 동시에 하부층과의 오버레이 마진도 충분히 확보함으로써, 브리지 및 단락 등의 소자 패일을 방지할 수 있으므로, 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 타원형 콘택 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 분리절연막
12 : 랜딩플러그콘택(LPC) 13 : 텅스텐막
14 : 하드 마스크 질화막 15 : 비트라인 스페이서
16 : 층간절연막 17 : SiON막
18 : 포토레지스트 패턴 19 : 스토리지노드콘택(SNC)홀
20 : 콘택홀 스페이서 21 : 폴리실리콘막
21a : 스토리지노드콘택(SNC)
100 : 비트라인

Claims (7)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 난반사성 및 상기 층간절연막과의 높은 선택비를 가지는 물질막을 형성하는 단계;
    상기 물질막 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로하여 상기 물질막을 식각하는 단계;
    상기 식각된 물질막 및 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 기판을 세정하여 상기 물질막을 제거하는 단계를 포함하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 콘택홀은 타원형으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 물질막은 실리콘옥시나이트라이드(SiON)막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 3 항에 있어서,
    상기 물질막은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 3 항에 있어서,
    상기 물질막의 식각은 CF4, CHF3, Ar, O2 개스를 사용하여 30 내지 60mTorr의 압력과 1000 내지 1800W의 전력 하에서 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제 3 항에 있어서,
    상기 층간절연막의 식각은 C4F8/C5F8/C4F 6/CH2F2/Ar/O2/CO/N2 케미컬을 이용하여 15 내지 50mTorr의 압력과 1000 내지 2000W의 전력 하에서 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제 3 항에 있어서,
    상기 세정은 H2SO4＋H2O2 와 300 : 1의 BOE를 이용하여 습식세정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
KR1020030095603A 2003-12-23 2003-12-23 반도체 소자의 타원형 스토리지노드 콘택 형성방법 KR20050064251A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030095603A KR20050064251A (ko) 2003-12-23 2003-12-23 반도체 소자의 타원형 스토리지노드 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030095603A KR20050064251A (ko) 2003-12-23 2003-12-23 반도체 소자의 타원형 스토리지노드 콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20050064251A true KR20050064251A (ko) 2005-06-29

Family

ID=37255873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030095603A KR20050064251A (ko) 2003-12-23 2003-12-23 반도체 소자의 타원형 스토리지노드 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20050064251A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744641B1 (ko) * 2006-02-28 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744641B1 (ko) * 2006-02-28 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Similar Documents

Publication Publication Date Title
JP4953740B2 (ja) 半導体素子のストレージノードコンタクトプラグの形成方法
JP2004214659A (ja) 半導体素子のコンタクト形成方法
KR20050063851A (ko) 반도체소자 제조 방법
US20070161183A1 (en) Method for fabricating semiconductor device
KR20050064251A (ko) 반도체 소자의 타원형 스토리지노드 콘택 형성방법
KR100668831B1 (ko) 반도체 소자의 랜딩 플러그 폴리 형성방법
KR100587602B1 (ko) 반도체소자의 엠아이엠 캐패시터 형성방법
KR100511128B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100879745B1 (ko) 반도체 소자의 콘택 형성방법
KR100524804B1 (ko) 반도체 소자의 스토리지노드 콘택 플러그 형성방법
KR20050046428A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법
KR100443351B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100609036B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100844935B1 (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법
KR20000050505A (ko) 반도체 장치의 콘택홀 형성 방법
KR100875659B1 (ko) 반도체 소자의 콘택 형성방법
KR20050116490A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20050049748A (ko) 반도체 소자의 캐패시터 제조방법
KR100525106B1 (ko) 반도체 장치의 스토로지 노드 패턴 형성 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR20050116483A (ko) 반도체소자의 콘택홀 형성 방법
KR20030044338A (ko) 반도체 소자의 비아홀 형성방법
KR20060029007A (ko) 반도체 소자 제조 방법
KR20030092525A (ko) 반도체 소자의 콘택홀 형성 방법
KR20050002005A (ko) 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid