KR20230115199A - 얇은 실리콘 캡을 적용한 게이트 스택 형성 방법 - Google Patents

얇은 실리콘 캡을 적용한 게이트 스택 형성 방법 Download PDF

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충-이 수
충-다 린
치 온 추이
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Abstract

방법은 반도체 영역 상에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽 상에 게이트 스페이서들을 형성하는 단계, 게이트 스페이서들 사이에 리세스를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 및 반도체 영역 상에 실리콘 산화물 층을 형성하는 단계를 포함한다. 실리콘 층은 리세스 내로 연장된다. 하이 k 유전체 층은 실리콘 산화물 층 위에 성막되고 실리콘 층은 하이 k 유전체 층 위에 성막된다. 실리콘 층은 리세스 내로 연장된다. 하이 k 유전체 층 및 실리콘 층은 동일 진공 환경에서 인 시투 성막된다. 방법은 실리콘 층 및 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계, 실리콘 층을 제거하는 단계, 및 하이 k 유전체 층 위에 게이트 전극을 형성하는 단계를 더 포함한다. 게이트 전극은 리세스를 채운다.

Description

얇은 실리콘 캡을 적용한 게이트 스택 형성 방법{METHOD FORMING GATE STACKS ADOPTING THIN SILICON CAP}
[우선권 주장 및 상호 참조]
본 출원은, 여기에 참조로 포함된, 발명의 명칭이 "Gate Stack Scheme with Ultra-Thin Si-cap for CET Control and Gap-Fill Window"이고, 2022년 1월 26일에 가출원된 미국 특허 출원된 미국 가특허 출원 No. 63/267,154의 이익을 주장한다.
트랜지스터는 집적 회로의 기본 구성 엘리먼트이다. 집적 회로의 개발에서, 평면 트랜지스터를 교체하기 위해 FinFET(Fin Field-Effect Transistors)이 사용된다. FinFET의 형성에서, 반도체 핀이 형성되고, 반도체 핀 상에 더미 게이트가 형성된다. 더미 게이트의 형성은 폴리실리콘 층과 같은 더미 층을 성막하는 단계, 그리고 이어서 더미 게이트로서 더미 층을 패터닝하는 단계를 포함할 수 있다. 더미 게이트 스택의 측벽 상에 게이트 스페이서가 형성된다. 이어서, 더미 게이트 스택이 제거되어 게이트 스페이서들 사이에 트렌치가 형성된다. 그런 다음 교체 게이트가 트렌치 내에 형성된다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1-9, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 15c, 및 16은, 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에서 중간 스테이지의 사시도 및 단면도를 도시한다.
도 17은 일부 실시형태에 따른 FinFET을 형성하기 위한 프로세스 플로우를 도시한다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
FinFET(Fin Field-Effect Transistor) 및 그 제조 방법이 제공된다. 본 개시의 일부 실시형태에 따르면, 돌출된 반도체 핀 상에 더미 게이트 스택이 형성된다. 더미 게이트 스택이 제거된 후 돌출된 반도체 핀 상에 계면 층과 하이 k 유전체 층이 형성된다. 이어서, 금속 함유 캡핑 층 및 실리콘 캡 층이 하이 k 유전체 층 상에 인 시투 성막된다(in-situ deposited). 하이 k 유전체 층의 품질을 향상시키기 위해 어닐링 프로세스가 수행된다. 금속 캡핑 층 상에 실리콘 캡 층을 인 시투 성막함으로써, 금속 캡핑 층 상의 산소 흡착이 방지되고, 돌출된 반도체 핀으로의 산소의 역확산이 방지되거나 적어도 감소된다. 산소 확산 및 어닐링 프로세스로 인한 계면 층의 부정적인 두께 증가가 회피된다. FinFET이 예로서 논의되지만, 실시형태는 또한 평면 트랜지스터, GAA(Gate-All-Around) 트랜지스터 등과 같은 다른 타입의 트랜지스터에도 적용될 수 있다는 것이 이해된다. 본 명세서에서 논의된 실시형태는 본 개시의 주제를 만들거나 사용할 수 있는 실시예를 제공하기 위한 것이며, 통상의 기술자는 다른 실시형태의 고려되는 범위 내에 있으면서 이루어질 수 있는 수정을 용이하게 이해할 것이다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 방법 실시형태는 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시형태는 임의의 논리적 순서로 수행될 수 있다.
도 1-9, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 15c, 및 16은, 본 개시의 일부 실시형태에 따른 교체 게이트 스택을 가진 FinFET의 형성에서의 중간 스테이지의 사시도 및 단면도를 도시한다. 또한, 도 17에 도시된 바와 같은 프로세스 흐름(200)에 대응하는 프로세스들이 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 반도체 기판(20)은 실리콘 웨이퍼 등의 웨이퍼(10)의 일부가 될 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 물질의 층이다. 절연층은 예컨대 BOX(Buried Oxide) 층, 실리콘 산화물 층 등이 될 수 있다. 절연층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 일부 실시형태에서, 반도체 기판(20)의 반도체 물질은, 실리콘; 게르마늄; 카본 도핑된 실리콘, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체(alloy semiconductor); 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(202)로 예시된다. 본 개시의 일부 실시형태에 따르면, 웰 영역(22)은 기판 (20)에 붕소, 인듐 등일 수 있는 p 타입 불순물을 주입함으로써 형성된 p 타입 웰 영역이다. 본 개시의 다른 실시형태에 따르면, 웰 영역(22)은 기판 (20)에 인, 비소, 안티몬 등일 수 있는 n 타입 불순물을 주입함으로써 형성된 n 타입 웰 영역이다. 얻어진 웰 영역(22)은 기판(20)의 상부 표면으로 연장될 수 있다. N 타입 또는 p 타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위일 수 있다.
도 2를 참조하면, 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 아이솔레이션 영역(isolation regions)(24)이 형성된다. 아이솔레이션 영역(24)은 대안적으로 이하에서 STI(Shallow Trench Isolation) 영역으로 지칭된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(204)로 예시된다. 인접한 STI 영역(24) 사이의 기판(20)의 부분을 반도체 스트립(26)이라 한다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성되고, 이어서 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막이 될 수 있다. 본 개시의 일부 실시형태에 따르면, 패드 산화물 층(28)이 열 산화 프로세스에서 형성되고, 반도체 기판(20)의 상부 표면이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이에서 접착 층으로서 기능한다. 패드 산화물 층(28)은 하드 마스크 층(30)을 에칭하기 위한 에치 스탑층(etch stop layer)으로서 기능할 수 있다.
본 개시의 일부 실시형태에 따르면, 하드 마스크 층(30)은 예를 들어 LPCVD(Low-Pressure Chemical Vapor Deposition)를 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시형태에 따르면, 하드 마스크 층(30)은 실리콘의 열적 질화 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 포토레지스트(미도시)는 하드 마스크 층(30) 상에 형성되고, 이어서 패터닝된다. 이어서, 하드 마스크 층(30)은 도 2에 도시된 바와 같은 하드 마스크(30)를 형성하기 위한 에칭 마스크로서 패터닝된 포토레지스트를 사용하여 패터닝된다.
이어서, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 기판(20) 내의 결과적인 트렌치가 유전체 물질(들)로 채워진다. 유전체 물질의 초과 부분을 제거하기 위해 CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 물질(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(liner dielectric)(도시되지 않음)를 포함할 수 있다. 라이너 유전체는, 예컨대 ALD(Atomic Layer Deposition), HDPCVD(High-Density Plasma Chemical Vapor Deposition), 또는 CVD(Chemical Vapor Deposition)를 사용하여 형성되는 성막된 실리콘 산화물 층, 실리콘 질화물 층 등이 될 수도 있다. STI 영역(24)은 라이너 산화물 위의 유전체 물질을 포함할 수도 있고, 유전체 물질은 FCVD(Flowable Chemical Vapor Deposition), 스핀 온(spin-on) 코팅 등을 사용하여 형성될 수 있다. 라이너 유전체 위의 유전체 물질은 일부 실시형태에 따른 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면 및 STI 영역의 상부 표면은 실질적으로 서로 동일 레벨이 될 수 있다. 반도체 스트립(26)은 인접한 STI 영역(24) 사이에 있다. 본 개시의 일부 실시형태에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이고, 이에 따라 반도체 스트립(26)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대체 실시형태에 따르면, 반도체 스트립(26)은, 리세스를 형성하기 위해 STI 영역(24) 사이의 기판(20)의 부분을 에칭하고 리세스에 다른 반도체 물질을 재성장시키기 위해 에피택시(epitaxy)를 수행함으로써 형성되는, 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 물질과 상이한 반도체 물질로 형성된다. 일부 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 카본, 또는 III-V 화합물 반도체 물질로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세싱된다. 도 3을 참조하면, 돌출 핀(36)을 형성하기 위해 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 나머지 부분의 상부 표면(24T)보다 높게 돌출된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(206)로 예시된다. 에칭은 HF 및 NH3가 예를 들어 에칭 가스들로 사용되는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 에칭 프로세스 중에 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시의 대체 실시형태들에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학제는 예컨대 HF를 포함할 수 있다. STI 영역(24)의 상부 표면 및 하부 표면은 각각 24T 및 24B로 지칭된다.
상기 예시된 실시형태에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 핀이 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서 또는 맨드렐(mandrel)이 핀을 패터닝하기 위해 사용될 수 있다.
일부 실시형태에 따르면, 예컨대 ALD, CVD 등을 통해 돌출 반도체 핀(36) 상에 등각 층(conformal layer)으로서 실리콘 캡핑 층(미도시)이 성막될 수 있다. 예컨대, 돌출 반도체 핀(36)이 실리콘 게르마늄을 포함하는 경우, 실리콘 캡핑 층은 후속 프로세스에서 산화를 감소시킬 수 있다. 선택적 성막(선택적 에피택시 등) 프로세스를 통해 실리콘 캡핑 층의 형성이 수행될 수 있고, 이에 따라 STI 영역(24)의 표면이 아닌 돌출 반도체 핀(36)의 표면 상에 형성된다. 대체 실시형태에 따르면, 돌출 반도체 핀(36)과 STI 영역(24) 모두의 표면 상에 블랭킷 층(blanket layer)으로서 실리콘 캡핑 층이 성막된다.
도 4-6은 일부 실시형태에 따른 더미 게이트 스택(44)의 형성을 도시한다. 도 4를 참조하면, 더미 유전체 층(38)은, 돌출 핀(36)의 상부 표면과 측벽 상에 형성되고 STI 영역(24)의 상부 표면 상에 있을 수 있다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(208)로 예시된다. 본 개시의 일부 실시형태에 따르면, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 포함할 수 있는 성막 프로세스를 사용하여 더미 유전체 층(38)이 형성된다. 전구체는 실리콘 소스 가스로서 실란, 아미노실란, DSBAS(di-sec-butylaminosilane), BTBAS(bis(tert-butylamino)silane) 등 또는 이들의 조합을 포함할 수 있다. 오존(O3), 산소(O2) 등과 같은 산화제 또는 이들의 조합도 산소 소스로서 사용된다. 더미 유전체 층(38)의 물질은 실리콘 산화물을 포함할 수 있는 한편, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 등과 같은 다른 유전체 물질도 사용될 수 있다.
더미 게이트 유전체 층(38)의 성막 이후에, 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 어닐링의 방법에 따라, 약 400 ℃ 내지 1,000 ℃ 범위의 온도에서 수행될 수 있다. 성막 방법은 Rapid Thermal Annealing, 노 어닐링(furnace annealing), 스파이크 어닐링 등을 포함할 수 있다. 어닐링 프로세스는 더미 게이트 유전체 층(38)의 품질을 향상시킬 수 있다. 대체 실시형태에 따르면, 어닐링 프로세스는 생략된다.
도 5는 더미 게이트 전극 층(40)의 성막을 도시한다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(210)로 예시된다. 더미 게이트 전극 층(40)은 폴리실리콘 또는 비정질 실리콘으로 형성되거나 이를 포함할 수 있고, 다른 물질이 사용될 수도 있다. 형성 프로세스는 성막 프로세스에 이은 평탄화 프로세스를 포함할 수 있다. 이어서, 하드 마스크 층(42)이 더미 게이트 전극 층(40) 상에 성막된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(212)로 예시된다. 하드 마스크 층(42)은 실리콘 질화물, 실리콘 산화물, 실리콘 산소-탄소-질화물(oxy-carbo-nitride), 또는 이들의 다중 층으로 형성되거나 이들을 포함할 수 있다.
도 6은 더미 게이트 스택(44)을 형성하기 위한 패터닝 프로세스를 도시한다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(214)로 예시된다. 본 개시의 일부 실시형태에 따르면, 예컨대 에칭 마스크로서 패터닝된 포토레지스트(미도시)를 사용하여 하드 마스크 층(42)이 우선 패터닝된다. 얻어진 하드 마스크는 하드 마스크(42')로 지칭된다. 이어서, 더미 게이트 전극(40')을 형성하기 위해, 하드 마스크(42')는 아래 놓인 더미 게이트 전극 층(40)을 에칭하기 위한 에칭 마스크로서 사용된다. 에칭은 이방성 에칭 프로세스를 사용하여 수행된다.
폴리실리콘 또는 비정질 실리콘으로 형성될 수 있는 더미 게이트 전극 층(40)의 에칭은, 불소(F2), 염소(Cl2), 염화수소(HCl), 브롬화수소(HBr), 브롬(Br2), C2F6, CF4, SO2, HBr, Cl2 및 O2의 혼합물, 또는 HBr, Cl2, O2, 및 CH2F2의 혼합물 등을 포함하는 프로세스 가스를 사용하여 수행될 수 있다. 이어서, 더미 게이트 유전체(38')를 형성하기 위해 더미 게이트 유전체 층(38)이 패터닝되어서 아래 놓인 STI 영역(24)이 노출된다.
대체 실시형태에 따르면, 더미 게이트 전극 층(40)의 패터닝은 더미 게이트 유전체 층(38) 상에서 중단되고, 더미 게이트 유전체 층(38)은 패터닝되지 않는다. 후속하여 형성된 게이트 스페이서는 패터닝되지 않은 더미 게이트 유전체 층(38) 상에 형성될 것이다.
이어서, 도 7에 도시된 바와 같이, 더미 게이트 스택(44)의 측벽 상에 게이트 스페이서(46)가 형성된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(216)로 예시된다. 본 개시의 일부 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄화-질화물 등의 유전체 물질(들)로 형성되고, 단일 층 구조 또는 복수의 유전체 층을 포함하는 다중 층 구조를 가질 수 있다.
도 8을 참조하면, 돌출 핀(36)을 리세싱하기 위해 에칭 프로세스(들)가 수행된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(218)로 예시된다. 더미 게이트 유전체 층(38)의 일부가 더미 게이트 스택(44) 및 게이트 스페이서(46) 바로 아래에 있지 않은 경우, 더미 게이트 유전체 층(38)의 노출 부분도 제거된다. 더미 게이트 스택(44) 및 게이트 스페이서(46)에 의해 커버되지 않은 돌출 핀(36)의 부분도 에칭된다. 리세싱은 이방성일 수 있고, 이에 따라 더미 게이트 스택(44) 및 게이트 스페이서들(46) 바로 아래에 있는 돌출 핀(36)의 부분이 보호되어 에칭되지 않는다. 일부 실시형태에 따르면, 리세스된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24T)보다 낮을 수 있다. 이에 따라 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(44)의 양 측(opposite sides) 상에 위치된 일부 부분 및 돌출 핀(36)의 나머지 부분들 사이의 일부 부분을 포함한다. 핀 스페이서가 도시되지 않은 리세스(50)의 양 측 상에 핀 스페이서가 남아 있을 수도 있고 없을 수도 있다.
이어서, 리세스(50)로부터 시작하는 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(54)이 형성되고, 도 9에 도시된 바와 같이, 에피택시 영역(54)이 얻어진다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(220)로 예시된다. 얻어진 FinFET이 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행(proceeding)으로 인-시투 도핑될(in-situ doped) 수 있다. 예컨대, 얻어진 FinFET이 p 타입 FinFET일 때, SiGeB(silicon germanium boron), SiB(silicon boron) 등이 성장될 수 있다. 반대로, 얻어진 FinFET이 n 타입 FinFET일 때, SiP(silicon phosphorous), SiCP(silicon carbon phosphorous) 등이 성장될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 다중 층들과 같은 III-V 화합물 반도체를 포함한다.
리세스(50)가 에피택시 영역(54)으로 채워진 이후에, 에피택시 영역(54)의 추가적인 에피택시 성장은 에피택시 영역(54)이 수평으로 확장되게 하여 면(facet)이 형성될 수 있다. 에피택시 영역(54)의 추가 성장은 또한, 이웃한 에피택시 영역(54)이 서로 병합(merge)되게 할 수 있다. 보이드(void)(에어 갭(air gap))(56)이 생성될 수 있다. 에피택시 단계 이후에, 도면부호 54를 사용하여 표시된 에피택시 영역(54)에 p 타입 또는 n 타입 불순물이 더 주입될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 중에 에피택시 영역들(54)이 p 타입 불순물 또는 n 타입 불순물로 인 시투 도핑될 때, 주입 단계가 생략된다.
도 10a, 10b, 및 10c는, CESL(Contact Etch Stop Layer)(58) 및 ILD(Inter-Layer Dielectric)(60)의 형성에서의 단면도 및 사시도를 도시한다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(222)로 예시된다. 도 10a는 도 10c에 도시된 단면(10A-10A)을 도시한다. 도 10b는 도 10c에 도시된 단면(10B-10B)을 도시한다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예컨대 FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성되는 유전체 물질을 포함할 수 있다. ILD(60)는, 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 실리콘 산화물 기반 물질이 될 수 있는 산소 함유 유전체 물질로 형성될 수 있다. ILD(60), 더미 게이트 스택(44), 및 게이트 스페이서(46)의 상부 표면의 레벨을 서로 동등하게 하기 위해 CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
이어서, 하드 마스크(42'), 더미 게이트 전극(40'), 및 더미 게이트 유전체(38')가 제거되어, 도 11a, 11b, 및 11c에 도시된 바와 같이, 게이트 스페이서들(46) 사이에 트렌치(62)가 형성된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(224)로 예시된다. 도 11c는 사시도를 도시하고, 도 11a 및 11b는 도 11c에 각각 도시된 단면(11A-11A 및 11B-11B)을 도시한다. 일부 실시형태에 따르면, 도 6에 도시된 바와 같은 패터닝 프로세스와 유사한 이방성 에칭 프로세스를 사용하여 더미 게이트 전극(40')의 제거가 수행된다. 대체 실시형태에 따르면, 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있는 등방성 에칭 프로세스를 사용하여 더미 게이트 전극(40')의 제거가 수행된다. 더미 게이트 전극(40')의 제거 후, 더미 게이트 유전체(38')는 트렌치(62)를 통해 드러난다.
이어서, 더미 게이트 유전체(38')가 제거된다. 일부 실시형태에 따르면, 에칭 프로세스는 이방성일 수 있고, 프로세스 가스는 NF3과 NH3의 혼합물 또는 HF와 NH3의 혼합물을 포함할 수 있다. 더미 게이트 유전체(38')의 측벽 부분의 제거를 보장하기 위해, 에칭 프로세스는 등방성 효과 및 일부 이방성 효과를 포함할 수 있다. 대체 실시형태에 따르면, 습식 에칭 프로세스 등의 등방성 에칭 프로세스가 사용될 수 있다. 예컨대, HF 용액이 사용될 수 있다. 이에 따라, 돌출 반도체 핀(36)의 상부 표면 및 측벽은, 도 11a 및 11b에 도시된 바와 같이, 트렌치(62)로 노출된다.
도 12a 및 12b는, 돌출 핀(36) 상의 계면 층(IL)(64)의 형성에서의 단면도를 도시한다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(226)로 예시된다. 일부 실시양태에 따르면, IL(64)의 형성은 산화 프로세스를 통해 수행된다. 산화 프로세스는, 오존화된(O3) 탈이온화(De-Ionized; DI) 물, 과산화수소(H2O2) 황산(H2SO4), 수산화암모늄(NH4OH) 등, 또는 이들의 조합 중 하나 이상의 혼합물을 포함하는 화학 용액에 웨이퍼(10)를 노출시킴으로써 수행되는 화학적 산화 프로세스를 포함할 수 있다. 산화 프로세스는, 산소(O2), 오존(O3) 등을 포함하는 산소 함유 환경에서 웨이퍼(10)가 어닐링되는 열 산화 프로세스를 포함할 수도 있다. IL(64)은 실리콘 산화물(SiO2)을 포함할 수 있다. 일부 실시형태에 따르면, IL(64)의 두께는 약 0.5 nm 내지 약 2 nm 범위 내일 수 있다. 일부 실시형태에 따르면, IL(64)이 성막된다.
이어서, 하이 k 유전체 층(66)이 IL(64) 위에 성막된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(226)로도 예시된다. 하이 k 유전체 층(66)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물 등의 하이 k 유전체 물질을 포함한다. 하이 k 유전체 물질의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이 k 유전체 층(66)은 등각 층으로 형성되고 돌출 핀(36) 및 게이트 스페이서(46)의 상부 표면과 측벽 상으로 연장된다. 본 개시의 일부 실시형태에 따르면, 하이 k 유전체 층(66)은, ALD, CVD, PECVD, MBD(Molecular-Beam Deposition) 등을 사용하여 형성된다. 일부 실시형태에 따르면, 하이 k 유전체 층(66)의 두께는 약 0.5 nm 내지 약 3 nm 범위 내일 수 있다.
이어서, 금속 함유 캡핑 층(68)이 성막된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(228)로 예시된다. 금속 함유 캡핑 층(68)은 에칭 선택도를 증가시키는 기능을 갖는다. 그렇지 않고, 금속 함유 캡핑 층(68)이 형성되지 않으면, 후속적으로 형성된 실리콘 캡 층(70)의 후속 제거에서, 실리콘 캡 층(70)과 하이 k 유전체 층(66) 사이의 에칭 선택도가 충분히 높지 않기 때문에, 하이 k 유전체 층(66)이 손상될 수 있다. 하이 k 유전체 층(66)에 대한 금속 함유 캡핑 층(68)의 에칭 선택도는 하이 k 유전체 층(66)에 대한 실리콘 캡 층(70)의 에칭 선택도보다 높다. 따라서, 금속 함유 캡핑 층(68)은 에칭 선택도를 증가시키는 기능을 갖는다.
또한, 금속 함유 캡핑 층(68)의 후속 제거에서 높은 에칭 선택도를 가질 수 있도록, 금속 함유 캡핑 층(68)의 물질이 선택된다. 일부 실시형태에 따르면, 금속 함유 캡핑 층(68)은 Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo 등의 원소 금속(들)을 포함한다. 대체 실시형태에 따르면, 금속 함유 캡핑 층(68)은 또한 전술한 금속의 금속 질화물과 같은 금속 화합물일 수도 있다. 금속 함유 캡핑 층(68)이 등각이 되도록, 성막 방법 및 성막 프로세스가 조정된다. 예컨대, PVD(Physical Vapor Deposition), ALD, CVD, PEALD(Plasma-Enhanced Atomic layer deposition) 등이 금속 함유 캡핑 층(68)을 성막하는 데 사용될 수 있다. 일부 실시형태에 따르면, 금속 함유 캡핑 층(68)의 두께는 약 0.5 nm 내지 약 3 nm 범위 내일 수 있다.
이어서, 금속 함유 캡핑 층(68) 상에 실리콘 캡 층(70)이 성막된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(230)로 예시된다. 일부 실시형태에 따르면, 실리콘 캡 층(70)은, 수직 부분의 두께와 실질적으로 동일한 수평 부분의 두께를 가진(예컨대, 약 10 퍼센트보다 작은 차이를 가짐) 등각 층으로서 성막된다. 실리콘 캡 층(70)을 성막하기 위한 전구체는 실란(SiH4), 디실란(Si2H6), 디클로로실란(DCS) 등, 또는 이들의 조합을 포함할 수 있다. 성막은 CVD 또는 ALD 등의 등각 성막 방법을 사용하여 수행될 수 있다.
실리콘 캡 층(70)의 두께는 선택된 범위 내에 있다. 실리콘 캡 층(70)이 너무 두꺼우면, 트렌치(62)를 너무 많이 채우므로 후속 프로세스에서 제거하기 어렵다. 실리콘 캡 층(70)이 너무 얇으면 산소가 통과하는 것을 차단할 수 없고 IL(64)의 증가를 초래할 수 있다. 일부 실시형태에 따르면, 실리콘 캡 층(70)의 두께는 약 0.5 nm 내지 약 1.0 nm 범위 내이다. 얻어진 실리콘 캡 층(70)은 원소 실리콘 원자(실리콘과 다른 원소의 화합물이 아님)를 포함할 수 있다. 실리콘 캡 층(70)은 실리콘 화합물을 포함하거나 포함하지 않을 수 있다.
일부 실시형태에 따르면, 하이 k 유전체 층(66), 금속 함유 캡핑 층(68), 및 실리콘 캡 층(70)의 성막은 그 사이의 진공 브레이크(vacuum break) 없이 동일 진공 환경에서 인 시투 수행된다. 대체 실시형태에 따르면, 금속 함유 캡핑 층(68)과 실리콘 캡 층(70)은 그 사이에 진공 브레이크 없이 동일 진공 환경에서 인 시투 수행되고, 하이 k 유전체 층(66)의 성막과 금속 함유 캡핑 층(68)의 성막 사이에 진공 브레이크이 있을 수 있다. 일부 실시형태에 따르면, 하이 k 유전체 층(66), 금속 함유 캡핑 층(68), 및 실리콘 캡 층(70)은 동일 제조 툴내의 복수의 진공 챔버에서 성막된다. 상이한 챔버 사이의 이동은 진공 브레이크 없이 동일 진공 환경에서 수행된다. 대체 실시형태에 따르면, 하이 k 유전체 층(66), 금속 함유 캡핑 층(68), 및 실리콘 캡 층(70) 중 2개 또는 3개는 동일 진공 챔버에서 성막되고, 이들 층의 성막을 통해 진공이 유지된다.
하이 k 유전체 층(66)의 성막 전의 제1 시점으로부터 시작하여 실리콘 캡 층(70)의 성막이 완료된 후의 제2 시점에 종료되는 전체 기간에서 진공 브레이크가 없기 때문에, 하이 k 유전체 층(66)과 금속 함유 캡핑 층(68)은 산소(야외 등)에 노출되지 않고 진공 환경에서 유지된다. 하이 k 유전체 층(66)과 금속 함유 캡핑 층(68)의 표면 상에 흡수되는 산소가 없다.
일부 실시형태에 따르면, 하이 k 유전체 층(66)의 성막과 실리콘 캡 층(70)의 성막 사이의 (그리고 포함하는) 전체 기간동안, 어닐링 프로세스는 없다. 대체 실시형태에 따르면, 금속 함유 캡핑 층(68)의 성막과 실리콘 캡 층(70)의 성막 사이에, 인 시투 어닐링 프로세스(in-situ annealing process)가 수행된다. 인 시투 어닐링 프로세스(수행되는 경우)는 또한, 진공 브레이크 없이 수행된다. 인 시투 어닐링 프로세스는 스파이크 어닐링 프로세스(spike annealing process), 플래시 어닐링 프로세스(flash annealing process) 등을 포함할 수 있다. 인 시투 어닐링 프로세스는 N2, He, Ar, H2, NH3, 또는 이들의 조합과 같은 무산소(oxygen-free) 프로세스 가스로 수행될 수 있다. 인 시투 어닐링 프로세스에서의 물 온도는 약 300 ℃ 내지 1,000 ℃ 범위 내일 수 있다. 프로세스 가스의 유속(flow rate)은 약 1 mTorr 내지 약 1 atm 범위 내일 수 있다. 어닐링 기간은 약 1 마이크로초 내지 약 100 초의 범위 내일 수 있다.
실리콘 캡 층(70)의 성막 이후에, 도 13a 및 13b에 도시된 바와 같이, 물(10)에 대해 어닐링 프로세스(72)가 수행될 수 있다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(232)로 예시된다. 어닐링 프로세스(72)는 프로세스 가스로서 N2, He, Ar, H2, NH3, 또는 이들의 조합과 같은 무산소 가스를 사용하여 수행될 수 있다. 어닐링 프로세스(72)는 노 어닐링 프로세스, 스파이크 어닐링 프로세스, 플래시 어닐링 프로세스 등을 포함할 수 있다. 어닐링 프로세스는 약 300℃ 내지 1,000℃ 범위 내의 물 온도에서 수행될 수 있다. 프로세스 가스의 유속은 약 1 mTorr 내지 약 1 atm 범위 내일 수 있다. 어닐링 기간은 약 1 마이크로초 내지 약 100 초의 범위 내일 수 있다.
일부 실시형태에 따르면, 실리콘 캡 층(70)의 성막과 어닐링 프로세스(72) 사이에서 진공 브레이크가 발생할 수 있고, 하이 k 유전체 층(66), 금속 함유 캡핑 층(68), 및 실리콘 캡 층(70)이 성막되는 생산 툴로부터 물(10)이 리트리브될 수 있다. 따라서, 어닐링 프로세스(72)는 엑스시투 어닐링 프로세스(ex-situ annealing process)이다. 어닐링 프로세스(수행되는 경우, 어닐링 프로세스(72) 및 인 시투 어닐링 프로세스 등)는 하이 k 유전체 층(66)의 품질을 향상시키는 기능을 갖는다.
금속 함유 캡핑 층(68) 및 하이 k 유전체 층(66)을 갖는 실리콘 캡 층(70)의 인시투 성막으로 인해, 하이 k 유전체 층(66) 및 금속 함유 캡핑 층(68)의 둘 다의 표면은 산소로 흡착되지 않고, IL(64)의 두께는 불리하게 증가하지 않는다. 예를 들어, 어닐링 프로세스(72)에서, IL(64)의 두께는 (존재한다면) 약 20 퍼센트보다 낮은 비율만큼 증가될 수 있다. IL(64)의 두께 증가는 또한 약 0.2 nm 미만일 수 있고, 약 0.1 nm 미만일 수 있다. 실리콘 캡 층(70)은 산소가 돌출 반도체 핀(36)으로 확산되는 것을 차단하는 기능을 갖고, 어닐링 프로세스(72) 동안 IL(64)이 두꺼워지는 것을 방지하는 기능을 갖는 것으로 이해된다. 산소를 차단하는 실리콘 캡 층(70)의 능력은 또한 그 두께와 관련이 있으며, 더 두꺼운 실리콘 캡 층은 산소 확산을 차단하는 능력이 더 우수하고 IL(64) 두께의 불리한 증가를 감소시키는 능력이 더 우수하다.
인 시투 성막으로, 실리콘 캡 층(70)의 두께는 감소될 수 있지만, 실리콘 캡 층(70)이 엑스 시투 성막되는 경우 더 두꺼운 실리콘 캡 층이므로 IL(64)의 두께 증가를 방지하는 동일한 능력을 여전히 갖는다. 그렇지 않고, 실리콘 캡 층(70)이 엑스 시투 형성되는 경우, 실리콘 캡 층의 요구되는 두께는 인 시투 실리콘 캡 층의 두께의 3배 내지 6배인 약 1.5 nm 내지 약 6 nm 범위 내일 수 있다. 약 1.5 nm(또는 1.0 nm)보다 작은 두께를 가진 엑스 시투 실리콘 캡 층은 어닐링 프로세스 동안 산소를 효과적으로 차단할 수 없고, 이에 따라 실리콘 캡 층 형성의 목적을 무산시킨다.
대체 실시형태에 따르면, 진공 브레이크 이후에 그리고 어닐링 프로세스(72) 전에, 인 시투 성막된 실리콘 캡 층(70) 상에 다른 실리콘 캡 층(70)이 엑스 시투 성막된다. 예컨대, 실리콘 캡 층(70)은 인 시투 성막된 서브 층(70A) 및 엑스 시투 성막된 서브 층(70B)을 갖는 것으로 예시된다. 서브 층(70A, 70B) 각각은 이전 단락에서 논의된 것과 동일한 프로세스를 사용하여 형성될 수 있고, 원소 실리콘을 포함할 수 있다. 실리콘 캡 층(70)의 엑스 시투 성막이 수행되거나 생략될 수 있음을 나타내기 위해, 서브 층(70A)과 서브 층(70B) 사이에 점선이 그려져 있다. 이 실시형태에 따르면, 예컨대 서브 층(70B)의 성막 이후에 어닐링 프로세스(72)가 수행된다. 인 시투 성막된 서브 층(70A)으로 인해, 하이 k 유전체 층(66) 및 금속 함유 캡핑 층(68)은 산소에 노출되지 않고, 다시 실리콘 캡 층(70)의 요구되는 두께가 감소된다.
어닐링 프로세스(72) 이후에, 실리콘 캡 층(70)이 제거된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(234)로 예시된다. 일부 실시형태에 따르면, NF3, NH3, HF, 및 H2 중 적어도 하나와 같은 프로세스 가스가 사용될 수 있는 건식 에칭 프로세스를 사용하여 실리콘 캡 층(70)이 제거된다. 실리콘 캡 층(70)이 얇기 때문에, 다른 피쳐(feature)들을 손상시키지 않고 실리콘 캡 층(70)을 제거하는 것이 용이하다. 또한, 트렌치(62)가 더 좁게 형성될 수 있지만, 얇은 실리콘 캡 층(70)을 형성한 이후에, 트렌치(62)의 하부에 에칭 가스가 도달하게 허용하는 충분한 나머지 공간이 여전히 존재한다. 따라서, 실리콘 캡 층(70)을 제거하기 위한 프로세스 윈도우가 증가된다. 대체 실시형태에 따르면, 실리콘 캡 층(70)은 습식 에칭 프로세스에서 제거되고, 에칭 화학 물질은 KOH, 및 TMAH(tetramethylammonium hydroxide) 중 적어도 하나와 같은 것을 포함할 수 있다.
실리콘 캡 층(70)의 제거 후에, 금속 함유 캡핑 층(68)이 제거된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(234)로도 예시된다. 하이 k 유전체 층(66)이 노출된다. 결과적인 구조가 도 14a 및 도 14b에 도시되어 있다. 하이 k 유전체 층(66)이 금속 함유 캡핑 층(68)의 제거에 의해 손상되지 않도록, 하이 k 유전체 층(66)에 대한 금속 함유 캡핑 층(68)의 에칭 선택도가 높다. 일부 실시형태에 따르면, 금속 함유 캡핑 층(68)은 습식 에칭 프로세스를 통해 제거된다. 에칭 화학 물질은 예컨대 NH4OH 및 H2O2를 포함할 수 있다.
도 15a, 15b, 15c는 교체 게이트 스택(80) 및 자기 정렬 하드 마스크(self-aligned hard mask)(82)의 형성을 도시한다. 도 15c는 사시도를 도시하고, 도 15a 및 15b는 도 15c에 각각 도시된 단면(15A-15A 및 15B-15B)을 도시한다. 게이트 스택(80)은 게이트 유전체(67) 및 게이트 전극(79)을 포함한다. 게이트 유전체(67)는 계면 층(IL)(64) 및 하이 k 유전체 층(66)을 포함한다. 일부 실시형태에 따르면, 하이 k 유전체 층(66)이 야외에 노출되기 때문에, 금속 함유 캡핑 층(68)의 제거와 게이트 전극(79)에서의 하부 층의 성막 사이의 전체 기간에, 어닐링 프로세스가 수행되지 않는다.
게이트 전극(79)은 게이트 유전체(67) 상에 형성되고 게이트 유전체(67)에 접촉한다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(236)로 예시된다. 게이트 전극(79)은 적층된 층(74)(도 14b)을 포함할 수 있고, 적층된 층(74)은 확산 장벽 층(캡핑 층, 미도시) 및 확산 장벽 층 위의 하나 이상의 일 함수 층(74)을 포함할 수 있다. 확산 장벽 층은 TiN, TiSiN 등으로 형성될 수 있다. 일 함수 층은, 게이트 전극(80)의 일 함수를 결정하고, 적어도 하나의 층 또는 상이한 물질로 형성된 복수의 층을 포함한다. 개별 FinFET이 n 타입 FinFET인지 p 타입 FinFET인지에 따라 일 함수 층의 특유의 물질이 선택될 수 있다. 예컨대, FinFET이 n 타입 FinFET일 때, 일 함수 층은 TaN 층 및 TaN 층 상의 TiAl(titanium aluminum) 층을 포함할 수 있다. FinFET이 p 타입 FinFET일 때, 일 함수 층은 TaN 층, 가능하게는 TiN 층을 포함할 수 있다. 일 함수 층(74)의 성막 후에, 다른 TiN 층이 될 수 있는 다른 차단 층(76)이 형성될 수 있다. 차단 층(76)은 CVD를 이용하여 형성될 수 있다.
이어서, 금속 충전 영역(78)이 성막된다. 금속 충전 영역(78)의 형성은 CVD, ALD, PVD 등을 통해 달성될 수 있다. 금속 충전 영역(78)은 코발트, 텅스텐, 이들의 합금, 또는 다른 금속이나 금속 합금으로 형성되거나 이들을 포함할 수 있다. 이어서, CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행되어, 게이트 스택(80)의 상부 표면이 ILD(60)의 상부 표면과 동일 평면이 된다.
후속 프로세스에서, 게이트 스택(80)이 에칭 백되어, 양 측의 게이트 스페이서(46) 사이에 리세스가 형성된다. 이어서, 하드 마스크(82)가 교체 게이트 스택(80) 위에 형성된다. 각 프로세스는 도 17에 도시된 바와 같은 프로세스 플로우(200)에서의 프로세스(238)로 예시된다. 본 개시의 일부 실시형태에 따르면, 하드 마스크(82)의 형성은, 블랭킷 유전체 물질을 형성하기 위한 성막 프로세스, 및 게이트 스페이서(46)와 ILD(60) 위의 초과 유전체 물질을 제거하기 위한 평탄화 프로세스를 포함한다. 하드 마스크(82)는 예컨대 실리콘 질화물 또는 다른 유사한 유전체 물질로 형성될 수 있다.
도 16은 소스/드레인 콘택트 플러그(84), 소스/드레인 실리사이드 영역(86), 및 게이트 콘택트 플러그(88)를 포함할 수 있는, 후속 프로세스에서 형성되는 일부의 피쳐들을 도시한다. 프로세스의 세부사항은 여기에서 논의되지 않는다. 이에 따라, FinFET(90)이 형성된다.
본 개시의 실시형태는 몇가지 유익한 피쳐(feature)를 갖는다. 하이 k 게이트 유전체 층 상에 추가로 성막된 금속 함유 캡핑 층 상에 실리콘 캡 층을 인 시투 성막함으로써, 실리콘 캡 층은, 산소가 돌출 반도체 핀에 도달하는 것을 차단하는 능력을 희생하지 않고 더 얇아질 수 있다. 불리한 계면 층의 증가가 감소된다. 따라서, 프로세스 윈도우가 증가된다.
본 개시의 일부 실시형태에 따르면, 방법은, 반도체 영역 상에 더미 게이트 스택을 형성하는 단계; 상기 더미 게이트 스택의 측벽 상에 게이트 스페이서들을 형성하는 단계; 게이트 스페이서들 사이에 리세스를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계; 상기 반도체 영역 상에 실리콘 산화물 층을 형성하는 단계 - 상기 실리콘 산화물 층은 상기 리세스로 연장됨 - ; 상기 실리콘 산화물 층 위에 하이 k 유전체 층을 성막하는 단계; 상기 하이 k 유전체 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 상기 리세스로 연장되고, 상기 하이 k 유전체 층 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막됨 - ; 상기 실리콘 층 및 상기 하이 k 유전체 층 상에 어닐링 프로세스를 수행하는 단계; 상기 실리콘 층을 제거하는 단계; 및 상기 하이 k 유전체 층 위에 게이트 전극을 형성하는 단계 - 상기 게이트 전극은 상기 리세스를 채움 - 를 포함한다.
실시형태에서, 방법은, 상기 하이 k 유전체 층 위에 금속 함유 캡핑 층을 성막하는 단계를 더 포함하고, 상기 실리콘 층은 상기 금속 함유 캡핑 층 위에 성막되고, 상기 하이 k 유전체 층, 상기 금속 함유 캡핑 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막된다. 실시형태에서, 상기 금속 함유 캡핑 층은 Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo, 및 이들의 조합으로 구성되는 그룹으로부터 선택된 금속을 포함한다. 실시형태에서, 방법은, 어닐링 프로세스 이후에, 상기 금속 함유 캡핑 층을 제거하는 단계를 더 포함한다. 실시형태에서, 방법은 동일 진공 환경이 파괴된 후 그리고 어닐링 프로세스 전에, 상기 실리콘 층 위에 추가적인 실리콘 층을 성막하는 단계를 더 포함한다.
실시형태에서, 방법은 동일 진공 환경이 파괴된 후, 추가적인 어닐링 프로세스를 수행하는 단계를 더 포함한다. 실시형태에서, 상기 실리콘 층은 약 1 nm보다 작은 두께를 갖는다. 실시형태에서, 상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있다. 실시형태에서, 상기 실리콘 층은 NF3, NH3, HF, H2, 및 이들의 조합으로 구성된 그룹으로부터 선택된 프로세스 가스를 사용하여 제거된다. 실시형태에서, 어닐링 프로세스는 약 300℃ 내지 약 1,000 °C 범위 내의 온도에서 수행된다.
본 개시의 일부 실시형태에 따르면, 방법은, 돌출 반도체 핀 위에 하이 k 유전체 층을 성막하는 단계; 상기 하이 k 유전체 층 위에, 상기 하이 k 유전체 층에 접촉하는 금속 층을 성막하는 단계; 상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 금속 층 및 상기 실리콘 층은 인 시투 성막됨 - ; 상기 실리콘 층, 상기 금속 층, 및 상기 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계; 및 상기 하이 k 유전체 층을 노출시키기 위해 상기 실리콘 층 및 상기 금속 층을 제거하는 단계를 포함한다. 실시형태에서, 상기 하이 k 유전체 층, 상기 금속 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막된다. 실시형태에서, 상기 실리콘 층은 약 1 nm보다 작은 두께를 갖는다. 실시형태에서, 상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있다. 실시형태에서, 방법은 상기 실리콘 층 및 상기 금속 층이 제거된 후에, 상기 하이 k 유전체 층 위에 상기 하이 k 유전체 층과 접촉하는 게이트 전극을 형성하는 단계를 더 포함한다.
본 개시의 일부 실시형태에 따르면, 방법은, 반도체 영역의 제1 부분으로 연장되는 소스/드레인 영역을 형성하는 단계; 상기 반도체 영역의 제2 부분 상에 계면 층을 형성하는 단계; 상기 계면 층 위에 하이 k 게이트 유전체 층을 성막하는 단계; 상기 하이 k 게이트 유전체 층 위에 상기 하이 k 게이트 유전체 층과 접촉하는 금속 층을 성막하는 단계; 상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 약 1 nm보다 작은 두께를 가짐 - ; 상기 실리콘 층이 상기 금속 층 위에 있는 상태에서, 어닐링 프로세스를 수행하는 단계; 상기 실리콘 층 및 상기 금속 층을 제거하는 단계; 및 게이트 스택을 형성하기 위해 상기 하이 k 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 포함한다. 실시형태에서, 상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있다. 실시형태에서, 상기 하이 k 게이트 유전체 층, 상기 금속 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막된다. 실시형태에서, 어닐링 프로세스는 동일 진공 환경의 외부에서 수행된다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
방법으로서,
반도체 영역 상에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽 상에 게이트 스페이서들을 형성하는 단계;
상기 게이트 스페이서들 사이에 리세스를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
상기 반도체 영역 상에 실리콘 산화물 층을 형성하는 단계 - 상기 실리콘 산화물 층은 상기 리세스 내로 연장됨 - ;
상기 실리콘 산화물 층 위에 하이 k 유전체 층을 성막하는 단계;
상기 하이 k 유전체 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 상기 리세스 내로 연장되고, 상기 하이 k 유전체 층 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막됨(in-situ deposited) - ;
상기 실리콘 층 및 상기 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계;
상기 실리콘 층을 제거하는 단계; 및
상기 하이 k 유전체 층 위에 게이트 전극을 형성하는 단계 - 상기 게이트 전극은 상기 리세스를 채움 -
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 하이 k 유전체 층 위에 금속 함유 캡핑 층을 성막하는 단계를 더 포함하고,
상기 실리콘 층은 상기 금속 함유 캡핑 층 위에 성막되고,
상기 하이 k 유전체 층, 상기 금속 함유 캡핑 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막되는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 금속 함유 캡핑 층은 Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo, 및 이들의 조합으로 구성되는 그룹으로부터 선택된 금속을 포함하는 것인, 방법.
[실시예 4]
실시예 2에 있어서,
상기 어닐링 프로세스 이후에, 상기 금속 함유 캡핑 층을 제거하는 단계를 더 포함하는, 방법.
[실시예 5]
실시예 1에 있어서,
상기 동일 진공 환경이 파괴된 후 그리고 상기 어닐링 프로세스 전에, 상기 실리콘 층 위에 추가적인 실리콘 층을 성막하는 단계를 더 포함하는, 방법.
[실시예 6]
실시예 1에 있어서,
상기 동일 진공 환경이 파괴된 후, 추가적인 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.
[실시예 7]
실시예 1에 있어서,
상기 실리콘 층은 약 1 nm보다 작은 두께를 갖는 것인, 방법.
[실시예 8]
실시예 7에 있어서,
상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 실리콘 층은 NF3, NH3, HF, H2, 및 이들의 조합으로 구성된 그룹으로부터 선택된 프로세스 가스를 사용하여 제거되는 것인, 방법.
[실시예 10]
실시예 1에 있어서,
상기 어닐링 프로세스는 약 300 ℃ 내지 약 1,000 ℃ 범위 내의 온도에서 수행되는 것인, 방법.
[실시예 11]
방법으로서,
돌출 반도체 핀 위에 하이 k 유전체 층을 성막하는 단계;
상기 하이 k 유전체 층 위에, 상기 하이 k 유전체 층에 접촉하는 금속 층을 성막하는 단계;
상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 금속 층 및 상기 실리콘 층은 인 시투 성막됨 - ;
상기 실리콘 층, 상기 금속 층, 및 상기 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계; 및
상기 하이 k 유전체 층을 노출시키기 위해 상기 실리콘 층 및 상기 금속 층을 제거하는 단계
를 포함하는, 방법.
[실시예 12]
실시예 11에 있어서,
상기 하이 k 유전체 층, 상기 금속 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막되는 것인, 방법.
[실시예 13]
실시예 11에 있어서,
상기 실리콘 층은 약 1 nm보다 작은 두께를 갖는 것인, 방법.
[실시예 14]
실시예 13에 있어서,
상기 어닐링 프로세스에 의해 야기된 상기 실리콘 층의 두께의 증가는 상기 실리콘 층의 두께의 약 20 퍼센트보다 작은 것인, 방법.
[실시예 15]
실시예 13에 있어서,
상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있는 것인, 방법.
[실시예 16]
실시예 11에 있어서,
상기 실리콘 층 및 상기 금속 층이 제거된 후에, 상기 하이 k 유전체 층 위에 상기 하이 k 유전체 층과 접촉하는 게이트 전극을 형성하는 단계를 더 포함하는, 방법.
[실시예 17]
방법으로서,
반도체 영역의 제1 부분으로 연장되는 소스/드레인 영역을 형성하는 단계;
상기 반도체 영역의 제2 부분 상에 계면 층을 형성하는 단계;
상기 계면 층 위에 하이 k 게이트 유전체 층을 성막하는 단계;
상기 하이 k 게이트 유전체 층 위에 상기 하이 k 게이트 유전체 층과 접촉하는 금속 층을 성막하는 단계;
상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 약 1 nm보다 작은 두께를 가짐 - ;
상기 실리콘 층이 상기 금속 층 위에 있는 상태에서, 어닐링 프로세스를 수행하는 단계;
상기 실리콘 층 및 상기 금속 층을 제거하는 단계; 및
게이트 스택을 형성하기 위해 상기 하이 k 게이트 유전체 층 위에 게이트 전극을 형성하는 단계
를 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 실리콘 층의 두께는 약 0.5 nm 내지 약 1 nm 범위 내에 있는 것인, 방법.
[실시예 19]
실시예 17에 있어서,
상기 하이 k 게이트 유전체 층, 상기 금속 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막되는 것인, 방법.
[실시예 20]
실시예 19에 있어서,
상기 어닐링 프로세스는 동일 진공 환경의 외부에서 수행되는 것인, 방법.

Claims (10)

  1. 방법으로서,
    반도체 영역 상에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상에 게이트 스페이서들을 형성하는 단계;
    상기 게이트 스페이서들 사이에 리세스를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 반도체 영역 상에 실리콘 산화물 층을 형성하는 단계 - 상기 실리콘 산화물 층은 상기 리세스 내로 연장됨 - ;
    상기 실리콘 산화물 층 위에 하이 k 유전체 층을 성막하는 단계;
    상기 하이 k 유전체 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 상기 리세스 내로 연장되고, 상기 하이 k 유전체 층 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막됨(in-situ deposited) - ;
    상기 실리콘 층 및 상기 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계;
    상기 실리콘 층을 제거하는 단계; 및
    상기 하이 k 유전체 층 위에 게이트 전극을 형성하는 단계 - 상기 게이트 전극은 상기 리세스를 채움 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 하이 k 유전체 층 위에 금속 함유 캡핑 층을 성막하는 단계를 더 포함하고,
    상기 실리콘 층은 상기 금속 함유 캡핑 층 위에 성막되고,
    상기 하이 k 유전체 층, 상기 금속 함유 캡핑 층, 및 상기 실리콘 층은 동일 진공 환경에서 인 시투 성막되는 것인, 방법.
  3. 제2항에 있어서,
    상기 금속 함유 캡핑 층은 Al, Cu, Ti, Co, Hf, Cr, Ta, W, V, Mo, 및 이들의 조합으로 구성되는 그룹으로부터 선택된 금속을 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 어닐링 프로세스 이후에, 상기 금속 함유 캡핑 층을 제거하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 동일 진공 환경이 파괴된 후 그리고 상기 어닐링 프로세스 전에, 상기 실리콘 층 위에 추가적인 실리콘 층을 성막하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 동일 진공 환경이 파괴된 후, 추가적인 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 실리콘 층은 1 nm보다 작은 두께를 갖는 것인, 방법.
  8. 제7항에 있어서,
    상기 실리콘 층의 두께는 0.5 nm 내지 1 nm 범위 내에 있는 것인, 방법.
  9. 방법으로서,
    돌출 반도체 핀 위에 하이 k 유전체 층을 성막하는 단계;
    상기 하이 k 유전체 층 위에, 상기 하이 k 유전체 층에 접촉하는 금속 층을 성막하는 단계;
    상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 금속 층 및 상기 실리콘 층은 인 시투 성막됨 - ;
    상기 실리콘 층, 상기 금속 층, 및 상기 하이 k 유전체 층에 어닐링 프로세스를 수행하는 단계; 및
    상기 하이 k 유전체 층을 노출시키기 위해 상기 실리콘 층 및 상기 금속 층을 제거하는 단계
    를 포함하는, 방법.
  10. 방법으로서,
    반도체 영역의 제1 부분으로 연장되는 소스/드레인 영역을 형성하는 단계;
    상기 반도체 영역의 제2 부분 상에 계면 층을 형성하는 단계;
    상기 계면 층 위에 하이 k 게이트 유전체 층을 성막하는 단계;
    상기 하이 k 게이트 유전체 층 위에 상기 하이 k 게이트 유전체 층과 접촉하는 금속 층을 성막하는 단계;
    상기 금속 층 위에 실리콘 층을 성막하는 단계 - 상기 실리콘 층은 1 nm보다 작은 두께를 가짐 - ;
    상기 실리콘 층이 상기 금속 층 위에 있는 상태에서, 어닐링 프로세스를 수행하는 단계;
    상기 실리콘 층 및 상기 금속 층을 제거하는 단계; 및
    게이트 스택을 형성하기 위해 상기 하이 k 게이트 유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
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