TW202207313A - 用於n型及p型鰭式場效電晶體之不同源極/汲極輪廓 - Google Patents

用於n型及p型鰭式場效電晶體之不同源極/汲極輪廓 Download PDF

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Abstract

本發明實施例係關於一種方法，其包含：蝕刻一第一半導體鰭片及一第二半導體鰭片以形成一第一凹槽及一第二凹槽；磊晶生長一n型源極/汲極區域，該n型源極/汲極區域包括來自該第一凹槽及該第二凹槽之一第一部分及一第二部分及在該第一部分與該第二部分之間且具有一凹頂面之一第一中間部分。形成延伸至該n型源極/汲極區域中且具有一第一V形底部之一第一接觸開口。

Description

用於N型及P型鰭式場效電晶體之不同源極/汲極輪廓
本發明實施例係有關用於N型及P型鰭式場效電晶體之不同源極/汲極輪廓。
在形成鰭式場效電晶體中，源極/汲極區域通常藉由形成半導體鰭片、使半導體鰭片凹陷以形成凹槽及自凹槽開始生長磊晶區域來形成。自相鄰半導體鰭片之凹槽生長之磊晶區域可彼此合併，且所得磊晶區域可具有平坦頂面。形成電連接至源極/汲極區域之源極/汲極接觸插塞。
本發明之一實施例係關於一種方法，其包括：形成一n型鰭式場效電晶體(FinFET)，其包括：在一第一半導體鰭片及一第二半導體鰭片上形成一第一閘極堆疊；蝕刻該第一半導體鰭片及該第二半導體鰭片之第一部分以分別形成一第一凹槽及一第二凹槽；及執行第一磊晶程序以形成一n型源極/汲極區域，其中該n型源極/汲極區域包括自該第一凹槽生長之一第一部分及自該第二凹槽生長之一第二部分及接合至該第一部分及該第二部分之一第一中間部分，其中該第一中間部分具有一凹頂面；及形成一p型FinFET，其包括：在一第三半導體鰭片及一第四半導體鰭片上形成一第二閘極堆疊；蝕刻該第三半導體鰭片及該第四半導體鰭片之第二部分以分別形成一第三凹槽及一第四凹槽；及執行第二磊晶程序以形成一p型源極/汲極區域，其中該p型源極/汲極區域包括自該第三凹槽生長之一第三部分及自該第四凹槽生長之一第四部分及接合至該第三部分及該第四部分之一第二中間部分，其中該第二中間部分具有一凸頂面。
本發明之一實施例係關於一種方法，其包括：形成一n型鰭式場效電晶體(FinFET)，其包括：形成一n型源極/汲極區域，其包括：沈積一第一磊晶層，其中該第一磊晶層包括在一第一半導體鰭片中之一第一凹槽中生長之一第一部分、在一第二半導體鰭片中之一第二凹槽中生長之一第二部分及將該第一部分接合至該第二部分之一第一中間部分；及在該第一磊晶層上沈積一第一覆蓋層，其中該第一覆蓋層包括直接在該第一中間部分上之一第二中間部分，且該第二中間部分具有一凹頂面；及形成一p型FinFET，其包括：形成一p型源極/汲極區域，其包括：沈積一第二磊晶層，其中該第二磊晶層包括在一第三半導體鰭片中之一第三凹槽中生長之一第三部分、在一第四半導體鰭片中之一第四凹槽中生長之一第四部分及將該第三部分接合至該第四部分之一第三中間部分；及在該第二磊晶層上沈積一第二覆蓋層，其中該第二覆蓋層包括直接在該第三中間部分上之一第四中間部分，且該第四中間部分具有一凸頂面。
本發明之一實施例係關於一種方法，其包括：蝕刻一第一半導體鰭片及一第二半導體鰭片以分別形成一第一凹槽及一第二凹槽；磊晶生長一n型源極/汲極區域，該n型源極/汲極區域包括：一第一部分，其自該第一凹槽生長；一第二部分，其自該第二凹槽生長；及一第一中間部分，其在該第一部分與該第二部分之間，其中該第一中間部分具有一凹頂面；形成延伸至該n型源極/汲極區域中之一第一接觸開口，其中該第一接觸開口包括一第一V形底部；蝕刻一第三半導體鰭片及一第四半導體鰭片以分別形成一第三凹槽及一第四凹槽；形成一p型源極/汲極區域，該p型源極/汲極區域包括：一第三部分，其自該第三凹槽生長；一第四部分，其自該第四凹槽生長；及一第二中間部分，其在該第三部分與該第四部分之間，其中該第二中間部分具有一凸頂面；及形成延伸至該p型源極/汲極區域中之一第二接觸開口，其中蝕刻具有該凸頂面之該第二中間部分，且該第二接觸開口包括一第二V形底部，其中該第二V形底部之一尖端呈向下指向。
以下揭示提供用於實施本發明之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之具體實例以簡化本揭示。當然，此等僅為實例且不意在限制。例如，在以下描述中，在一第二構件上形成一第一構件可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭示可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上面」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。
提供一n型鰭式場效電晶體(FinFET)、一p型FinFET及其形成方法。根據本發明之一些實施例，n型FinFET之n型源極/汲極區域經沈積為具有一波浪狀頂面，而p型FinFET之p型源極/汲極區域經沈積為具有一錐形形狀。此可減少p型FinFET中半導體鰭片之鰭片彎曲，同時減少接觸插塞與n型源極/汲極區域及p型源極/汲極區域兩者之接觸面積。在n型源極/汲極區域及p型源極/汲極區域兩者上形成之矽化物區域可具有凹陷中間部分(具有V形)。本文中所討論之實施例將提供能够製造或使用本發明之標的之實例，且一般技術者將易於瞭解可在不同實施例之預期範疇內進行之修改。在所有各種視圖及說明性實施例中，相同元件符號用於標示相同元件。儘管方法實施例可經討論為依一特定順序執行，但其他方法實施例可依任何邏輯順序執行。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5、圖6、圖7A、圖7B、圖8A、圖8B、圖9、圖10、圖11A、圖11B及圖11C繪示根據本發明之一些實施例之形成n型FinFET及p型FinFET中之中間階段之透視圖及剖面圖。圖12所展示之程序流程中亦示意性反映對應程序。
圖1繪示一初始結構之一透視圖。初始結構包含晶圓10，其進一步包含基板20。基板20可為一半導體基板，其可為矽基板、矽鍺基板或由其他半導體材料形成之一基板。基板20之頂面可具有一(100)表面平面。基板20可摻雜有一p型或n型雜質。可形成自基板20之一頂面延伸至基板20中之隔離區域22，諸如淺溝槽隔離(STI)區域。相鄰STI區域22之間的基板20之部分指稱半導體條帶24。根據一些實施例，半導體條帶24之頂面及STI區域22之頂面可實質上彼此等高。
STI區域22可包含一襯層氧化物(未展示)，其可為透過基板20之一表面層之一熱氧化形成之一熱氧化物。襯層氧化物亦可為使用(例如)原子層沈積(ALD)、高密度電漿化學汽相沈積(HDPCVD)或化學汽相沈積(CVD)形成之一沈積氧化矽層。STI區域22亦可包含襯層氧化物上之一介電材料，其中介電材料可使用可流動化學汽相沈積(FCVD)、旋塗或其類似者形成。
晶圓10包含用於形成一n型FinFET之n型裝置區域100N及用於形成一p型FinFET之p型裝置區域100P。為使n型裝置區域100N及p型裝置區域100P中之特徵彼此區分，形成於n型裝置區域100N中之特徵可使用一元件符號後接字母「N」指稱，且形成於p型裝置區域100P中之特徵可使用一元件符號後接字母「P」指稱。例如，n型裝置區域100N中之半導體條帶24可指稱24N，且p型裝置區域100P中之半導體條帶24可指稱24P。根據一些實施例，半導體條帶24N由矽形成或包括矽(不含鍺)，而半導體條帶24P由矽鍺替換。根據替代實施例，半導體條帶24N及24P兩者由矽形成或包括矽(不含鍺)。
參考圖2，使STI區域22凹陷，使得半導體條帶24N及24P之頂部部分突出高於STI區域22之頂面22A以形成突出鰭片24N'及24P'。各自程序經繪示為圖12所展示之程序流程200中之程序202。STI區域22中之半導體條帶24N及24P之部分仍指稱半導體條帶。蝕刻可使用一乾式蝕刻程序執行，其中HF與NH3 之一混合物可用作蝕刻氣體。蝕刻亦可使用NF3 與NH3 之一混合物作為蝕刻氣體來執行。在蝕刻程序期間，可產生電漿。亦可包含氬氣。根據本發明之替代實施例，STI區域22之凹陷使用一濕式蝕刻程序執行。例如，蝕刻化學品可包含HF溶液。
根據一些實施例，用於形成FinFET之鰭片可藉由任何適合方法形成/圖案化。例如，鰭片可使用包含雙重圖案化或多重圖案化程序之一或多個光微影程序圖案化。一般而言，雙重圖案化或多重圖案化程序組合光微影與自對準程序以允許產生具有(例如)比原本使用一單一直接光微影程序可獲得之節距小之節距之圖案。例如，在一實施例中，一犧牲層形成於一基板上且使用一光微影程序圖案化。間隔件與圖案化犧牲層一起使用一自對準程序形成。接著移除犧牲層，且接著使用剩餘間隔件或心軸來圖案化鰭片。
參考圖3A、圖3B及圖3C，使虛設閘極堆疊30形成於突出鰭片24N'及24P'之頂面及側壁上。各自程序經繪示為圖12所展示之程序流程中之程序204。根據一些實施例，用於形成一FinFET之一鰭片群組可包含緊密分組在一起之複數個鰭片。例如，圖3A中所展示之實例繪示左側之一2鰭片群組及右側之一單一鰭片(或一多鰭片鰭片群組)。相同鰭片群組中之鰭片可具有小於相鄰鰭片群組之間的群組間間隔之間隔(指稱群組內間隔)。
圖3B中所展示之剖面圖自圖3A中之參考剖面B-B獲得，且圖3C中所展示之剖面圖自圖3A中之參考剖面C-C獲得。虛設閘極堆疊30可包含虛設閘極介電質32 (圖3B)及虛設閘極介電質32上之虛設閘極電極34。虛設閘極電極34可使用(例如)非晶矽或多晶矽形成，且亦可使用其他材料。虛設閘極堆疊30之各者亦可包含虛設閘極電極34上之一(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、碳氮化矽或其類似者形成。虛設閘極堆疊30亦具有垂直於突出鰭片24'之縱向方向之縱向方向。
接著，使閘極間隔件38 (圖3A及圖3B)形成於虛設閘極堆疊30之側壁上。各自程序經繪示為圖12所展示之程序流程中之程序206。根據本發明之一些實施例，閘極間隔件38由諸如碳氮氧化矽(SiCN)、氮化矽、氧碳氮氧化矽(SiOCN)或其類似者之介電材料形成，且可具有包含複數個介電層之一單層結構或一多層結構。
根據本發明之一些實施例，閘極間隔件38係多層閘極間隔件。例如，閘極間隔件38之各者可包含SiN層及SiN層上之SiOCN層。圖3A及圖3C亦繪示形成於突出鰭片24'之側壁上之鰭片間隔件39。各自程序亦經繪示為圖12所展示之程序流程中之程序206。根據本發明之一些實施例，鰭片間隔件39藉由用於形成閘極間隔件38之相同程序形成。例如，在用於形成閘極間隔件38之程序中，經沈積用於形成閘極間隔件38之(若干)毯覆介電層在被蝕刻時可具有留在突出鰭片24N'及24P'之側壁上之一些部分以因此形成鰭片間隔件39。根據一些實施例，鰭片間隔件39包含鰭片群組中之最外鰭片之外側上之外鰭片間隔件，諸如鰭片間隔件39A及39C (圖3C)。鰭片間隔件39進一步包含諸如鰭片間隔件39B之內鰭片間隔件，其中內鰭片間隔件在相同鰭片群組中之鰭片24N'與24P'之間。
在圖3B及後續圖4B及圖11B中，可繪示STI區域22 (圖3A)之頂面22A之層面，且半導體鰭片24'高於頂面22A。STI區域22之底面22B (圖3A)亦繪示於剖面圖中。STI區域22位於22A與22B之間的層面處且未展示於圖3B、圖4B及圖11B中，因為其在不同於所繪示平面之平面中。
圖4A、圖4B、圖4C、圖5、圖6、圖7A及圖7B繪示用於在n型裝置區域100N中形成n型源極/汲極區域42N及在p型裝置區域100P中形成p型源極/汲極區域42P之程序。為便於比較n型源極/汲極區域42N與p型源極/汲極區域42P，用於形成n型源極/汲極區域42N及p型源極/汲極區域42P中之各層之對應程序繪示於相同圖中。然而，此不意謂n型源極/汲極區域42N及p型源極/汲極區域42P中之對應層形成於共同程序中。相反地，n型源極/汲極區域42N及p型源極/汲極區域42P形成於單獨程序中。根據一些實施例，首先形成n型源極/汲極區域42N，接著形成p型源極/汲極區域42P，此意謂：首先執行圖4A、圖4B、圖4C、圖5、圖6、圖7A及圖7B中之n型裝置區域100N中所展示之程序，接著執行圖4A、圖4B、圖4C、圖5、圖6、圖7A及圖7B中之p型裝置區域100P中所展示之程序。根據替代實施例，首先形成p型源極/汲極區域42P，接著形成n型源極/汲極區域42N。
參考圖4A、圖4B及圖4C，執行蝕刻程序(下文中亦指稱一源極/汲極凹陷程序)以使未由虛設閘極堆疊30及閘極間隔件38覆蓋之突出鰭片24N'及24P'之部分凹陷。因此形成凹槽40N及40P。各自程序經繪示為圖12所展示之程序流程中之程序208N及208P。圖4B及圖4C分別繪示自圖4A中之參考剖面B-B及C-C獲得之剖面圖。圖4C中之虛線繪示直接在閘極間隔件38及閘極堆疊30下面之突出鰭片24N'及24P'之部分，且經展示為虛線，因為其不在所繪示之平面中。此外，虛線亦繪示凹槽40N及40P。凹陷可為各向異性的，因此，直接在虛設閘極堆疊30及閘極間隔件38下面之鰭片24N'及24P'之部分受保護且不被蝕刻。凹槽40N及40P亦位於虛設閘極堆疊30之對置側上，如圖4A中所展示。應暸解，儘管在相同圖中展示，但凹槽40N可形成於與形成凹槽40P分離之一程序中，如圖12所展示之程序流程中所展示。
根據本發明之一些實施例，凹陷程序透過乾式蝕刻程序執行。乾式蝕刻程序可使用諸如C2 F6 、CF4 、SO2 、HBr、Cl2 及O2 之混合物、HBr、Cl2 、O2 及CF2 等等之混合物或其類似者之程序氣體執行。蝕刻可為各向異性的。根據本發明之一些實施例，如圖4B中所展示，面向對應凹槽40N及40P之突出鰭片24N'及24P'之側壁實質上垂直，且實質上與對應閘極間隔件38之外側壁齊平。面向凹槽40N及40P之突出鰭片24N'及24P'之側壁可在(110)表面平面上。根據一些實施例，凹槽40N及40P之底部高於STI區域22之頂面22A。根據替代實施例，凹槽40N及40P之底部可等高於或低於STI區域22之頂面22A。
根據一些實施例，在蝕刻突出鰭片24'期間，亦蝕刻鰭片間隔件39，使得外間隔件39A及內間隔件39B之高度降低。突出鰭片24N'及24P'可比鰭片間隔件39凹陷更多。
圖5、圖6及圖7A繪示用於在(若干)磊晶區域42中沈積(子)層之程序。同樣，n型FinFET區域100N及p型FinFET區域100P中之層儘管可展示於相同圖中，但實際上形成於單獨程序中。例如，層42NA及42PA藉由單獨沈積程序形成，層42NB及42PB藉由單獨沈積程序形成，且層42NC及42PC藉由單獨沈積程序形成，如圖12之程序流程中所展示。
參考圖5，透過一磊晶程序在n型FinFET區域100N中沈積磊晶層42NA (其亦指稱磊晶層L1)。各自程序經繪示為圖12所展示之程序流程中之程序210N。參考剖面B-B中之磊晶層42NA之剖面圖形狀亦可發現於圖11B中。根據一些實施例，透過一非保形沈積程序執行沈積，使得第一層42NA之底部部分比側壁部分厚。此由允許半導體之(100)表面上之生長快於(110)表面上之生長引起。
磊晶層42NA之沈積可使用減壓化學汽相沈積(RPCVD)、電漿增強化學汽相沈積(PECVD)或其類似者執行。在磊晶層42NA、42NB及42NC (圖11A及圖11B)之討論中，討論磷作為n型摻雜物之一實例，同時可使用諸如砷、銻或其類似者或其等之組合之其他n型摻雜物。此外，在磊晶層42PA、42PB及42PC (圖11A及圖11B)之討論中，討論硼作為p型摻雜物之一實例，同時可使用諸如銦之其他p型摻雜物。
根據一些實施例，磊晶層42NA由SiP形成或包括SiP。根據替代實施例，磊晶層42NA由SiAs形成或包括SiAs。根據替代實施例，磊晶層42NA由SiAs層及SiAs層上之SiP層形成或包括SiAs層及SiAs層上之SiP層。用於沈積磊晶層42NA之程序氣體可包含含矽氣體(諸如矽烷、二氯矽烷(DCS)或其類似者)及含摻雜物程序氣體(諸如PH3 、AsH3 或其類似者)，其取決於磊晶層42NA之期望組合物。磊晶層42NA可具有約1×1020 /cm3 至約8×1020 /cm3 之間的範圍內之一第一摻雜濃度(諸如P或As)。在沈積程序中，將諸如HCl之一蝕刻氣體添加至程序氣體中以達成半導體上而非介電質上之選擇性沈積。諸如H2 及/或N2 之(若干)載體氣體亦可包含於程序氣體中，例如具有約50 sccm至約500 sccm之間的範圍內之一流速。
進一步參考圖5，透過一磊晶程序在p型FinFET區域100P中沈積磊晶層42PA (其亦指稱磊晶層L1)。各自程序經繪示為圖12所展示之程序流程中之程序210P。根據一些實施例，亦透過一非保形沈積程序執行沈積，使得第一層42PA之底部部分比側壁部分厚。沈積可使用RPCVD、PECVD或其類似者執行。根據一些實施例，磊晶層42PA由SiGeB形成或包括SiGeB。用於沈積磊晶層42PA之程序氣體可包含含矽氣體(諸如矽烷、二矽烷(Si2 H6 )、二氯矽烷(DCS)或其類似者)、含鍺氣體(諸如鍺烷(GeH4 )、二鍺烷(Ge2 H6 )或其類似者)及含摻雜物程序氣體(諸如B2 H6 或其類似者)，其取決於磊晶層42PA之期望組合物。磊晶層42PA可具有約1×1020 /cm3 至約6×1020 /cm3 之間的範圍內之硼濃度。鍺原子百分比可在約15%至約40%之間的範圍內。
根據一些實施例，如圖5中所展示，磊晶層42NA之頂面低於鰭片間隔件39之頂端。另一方面，磊晶層42PA生長得遠大於磊晶層42NA，且磊晶層42PA之頂面高於鰭片間隔件39之頂端。因此，磊晶層42PA橫向擴展以形成小面。根據一些實施例，在圖5所展示之剖面圖中，磊晶層42PA之部分之高度H2大於突出鰭片24P'之高度H1之50%，且可大於約70%。
接著，參考圖6，沈積磊晶層42NB (其亦指稱磊晶層L2)。各自程序經繪示為圖12所展示之程序流程中之程序212N。沈積程序可使用RPCVD、PECVD或其類似者執行。根據一些實施例，磊晶層42NB包含矽磷，其中磷具有高於磊晶層42NA中之第一磷濃度之一第二磷濃度。例如，根據一些實施例，磊晶層42NB中之第二磷濃度可在約8×1020 /cm3 至約5×1021 /cm3 之間的範圍內。用於形成磊晶層42NB之程序氣體可類似於形成磊晶層42NA中之程序氣體，只是程序氣體之流速可不同於形成磊晶層42NA中之對應程序氣體之流速。
如圖6中所展示，磊晶層42NB之頂端與突出鰭片24N'之頂端等高。圖11B繪示圖6中之參考剖面B-B之剖面圖，其展示磊晶層42NB之對置端與突出鰭片24N'之頂面等高，而磊晶層42NB之頂面之中間部分可低於突出鰭片24N'之頂面。磊晶層42NB之底端42NB-B亦低於磊晶層42PB之底端42PB-B，亦如圖11B中所展示。
合併自相鄰凹槽生長之磊晶層42NB，其中氣隙44N密封於磊晶層42NB下。合併磊晶層42NB之頂面可具有一非平坦輪廓(亦指稱具有一波浪形狀)，其中相鄰半導體鰭片24N'之間的中間部分低於其對置側上之部分。
進一步參考圖6，沈積磊晶層42PB (其亦指稱磊晶層L2)。各自程序經繪示為圖12所展示之程序流程中之程序212P。沈積程序可使用RPCVD、PECVD或其類似者執行。根據一些實施例，磊晶層42PB包含SiGeB，其中硼具有高於磊晶層42PA中之硼濃度之一第二硼濃度。例如，根據一些實施例，磊晶層42PB中之硼濃度可在約6×1020 /cm3 至約3×1021 /cm3 之間的範圍內。此外，磊晶層42PB中之鍺原子百分比高於磊晶層42PA中之鍺原子百分比。例如，根據一些實施例，磊晶層42PB中之鍺原子百分比可在約40%至約60%之間的範圍內。用於形成磊晶層42PB之程序氣體可類似於形成磊晶層42PA中之程序氣體，只是程序氣體之流速可不同於形成磊晶層42PA中之對應程序氣體之流速。
磊晶層42PB之頂端與突出鰭片24P'之頂端等高。圖11B繪示圖6中之參考剖面B-B之剖面圖，其展示磊晶層42PB之對置端與突出鰭片24P'之頂面等高，而磊晶層42PB之頂面之中間部分可低於突出鰭片24P'之頂面。
合併自相鄰凹槽生長之磊晶層42PB，其中氣隙44P密封於磊晶層42PB下。合併磊晶層42PB之頂面可具有一非平坦輪廓(亦指稱具有一波浪形狀)，其中相鄰鰭片24P' (及對應凹槽40P)之間的中間部分低於其對置側上之部分。根據替代實施例，合併磊晶層42PB之頂面可具有一平坦輪廓(亦指稱具有一非波浪形狀)，且對應平坦頂面由虛線43演示。
圖7A繪示用於沈積磊晶層42NC (其亦指稱磊晶層L3或一覆蓋層)之磊晶程序。各自程序經繪示為圖12所展示之程序流程中之程序214N。沈積程序可使用RPCVD、PECVD或其類似者執行。根據一些實施例，磊晶層42NC包含矽磷。另外，鍺可(例如)依約1%至約5%之間的範圍內之鍺原子百分比合併。根據一些實施例，磊晶區域42NC中之磷濃度可在約1×1021 /cm3 至約3×1021 /cm3 之間的範圍內。用於形成磊晶層42NC之程序氣體可類似於形成磊晶層42NB中之程序氣體，只是可添加諸如鍺烷、二鍺烷或其類似者之含鍺氣體。在整個描述中，磊晶層42NA、42NB及42NC共同及個別指稱磊晶層或磊晶區域42N，其在下文中共同指稱源極/汲極區域42N。
圖7進一步繪示用於沈積磊晶層42PC (其亦指稱磊晶層L3或一覆蓋層)之磊晶程序。各自程序經繪示為圖12所展示之程序流程中之程序214P。沈積程序可使用RPCVD、PECVD或其類似者執行。磊晶層42PC之頂面具有一非波浪形狀，其中頂面之一中間部分最高，且頂面之對置部分越來越低。根據一些實施例，磊晶層42PC包含SiGeB。根據一些實施例，磊晶區域42PC中之硼濃度可在約8×1020 /cm3 至約1×1021 /cm3 之間的範圍內。此外，磊晶層42PC中之鍺原子百分比低於磊晶層42PB中之鍺原子百分比。例如，根據一些實施例，磊晶層42PC中之鍺原子百分比可在約45%至約55%之間的範圍內。在整個描述中，磊晶層42PA、42PB及42PC共同及個別指稱磊晶層(區域) 42P，其在下文中共同指稱源極/汲極區域42P。圖7B繪示源極/汲極區域42N及42P之透視圖。
如圖7A中所展示，磊晶層42NC之頂面維持波浪形狀，其中磊晶層42NC之頂面之中間部分低於對置部分。磊晶層42NC之頂面可包含一V形部分。另一方面，磊晶層42PC生長得更厚，且磊晶層42PC之頂面具有一非波浪形狀。總言之，在圖7A所展示之剖面中，源極/汲極區域42P具有一錐形剖面圖。使磊晶層42NC形成為具有一波浪狀頂面及使磊晶層42PC形成為具有一非波浪狀(例如錐形形狀)具有一些有利特徵。磊晶層42NC之波浪形狀導致源極/汲極接觸插塞(圖11A中之66N)與源極/汲極區域42之間的接觸面積增大且因此減小接觸電阻。另一方面，若源極/汲極區域42P形成為具有波浪形狀，則突出鰭片24P'會嚴重向外彎曲。實驗結果表明，可藉由增大源極/汲極區域42P之凸起高度RH來減少彎曲(且因此導致錐形形狀)。因此，源極/汲極區域42P形成為非波浪狀。另一方面，鰭片彎曲對n型FinFET而言不是問題，因此，源極/汲極區域42N可形成為具有波浪形狀。
根據一些實施例，針對n型源極/汲極區域42N，波浪高度WH可根據一些實施例在約3 nm至約15 nm之間的範圍內。合併高度MHN可在約7 nm至約20 nm之間的範圍內且可小於突出鰭片24N'之高度H1之約50%，其中高度H1可在約40 nm至約100 nm之間的範圍內。比率WH/(WH+MHN)可在約0.1至約0.4之間的範圍內。磊晶區域42N之外寬度WON (該外寬度WON基於突出鰭片24N'之外側量測)小於內寬度WIN (該內寬度WIN係突出鰭片24N'之間的磊晶區域42N之寬度)之一半。根據一些實施例，外寬度WON在約5 nm至約15 nm之間的範圍內，且一半內寬度WIN/2在約10 nm至約30 nm之間的範圍內。使外寬度WON小於一半內寬度WIN/2有助於形成波浪形狀。磊晶區域42N (基於兩個鰭片)之總寬度TWN可在約40 nm至約80 nm之間的範圍內。
針對p型源極/汲極區域42P，將凸起高度RH (其係源極/汲極區域42P之最高點與突出鰭片24P'之頂面層面之間的高度差)控制在一特定範圍內。當凸起高度RH太小時，在後續形成接觸開口(圖10)中，磊晶層42PC及42PB兩者會被蝕穿，且接觸插塞會著陸於磊晶層42PA上且會引起系列硼損失問題。當凸起高度RH太大時，磊晶層42PC無法被蝕穿，且接觸將著陸於磊晶層42PC上，磊晶層42PC具有低於磊晶層42PB之摻雜物濃度。此外，接觸面積不會凹進，且不會達成減小接觸面積之益處。根據一些實施例，凸起高度RH在約5 nm至約15 nm之間的範圍內。合併高度MHP可在約40 nm至約80 nm之間的範圍內且可大於突出鰭片24P'之高度H1之約50%，其中高度H1可在約40 nm至約100 nm之間的範圍內。比率RH/MHP可在約0.1至約0.4之間的範圍內。磊晶區域42P之外寬度WOP (該外寬度WOP係基於突出鰭片24P'之外側)大於WIP/2，其中內寬度WIP係突出鰭片24P'之間的磊晶區域42P之部分之寬度。根據一些實施例，外寬度WOP在約15 nm至約30 nm之間的範圍內，且內寬度WIP在約20 nm至約40 nm之間的範圍內。磊晶區域42P之總寬度TWP可在約40 nm至約80 nm之間的範圍內。比率MHN/MHP可在約0.15至約0.6之間的範圍內。
參考圖8A及圖8B，使接觸蝕刻停止層(CESL) 46及層間介電質(ILD) 48形成於磊晶區域42P及42N及虛設閘極堆疊30 (圖8B)上。各自程序經繪示為圖12所展示之程序流程中之程序216。執行諸如化學機械拋光(CMP)程序或一機械研磨程序之一平坦化以移除CESL 46及ILD 48之多餘部分，直至暴露虛設閘極堆疊30 (圖8B)。
參考圖9，使用替換閘極堆疊56替換虛設閘極堆疊30。各自程序經繪示為圖12所展示之程序流程中之程序218。替換閘極堆疊56包含閘極介電質52，其進一步包含突出鰭片24'之頂面及側壁上之界面層及界面層上之高k介電質。替換閘極堆疊56進一步包含高k介電質52上之閘極電極54。在形成替換閘極堆疊56之後，使替換閘極堆疊56凹陷以在閘極間隔件38之間形成溝槽。將諸如氮化矽、氮氧化矽或其類似者之一介電材料填充至所得溝槽中以形成硬遮罩58。
接著，參考圖10，蝕刻ILD 48及CESL 46以同時形成接觸開口60N及60P，使得磊晶層42NB及42PB分別暴露。各自程序經繪示為圖12所展示之程序流程中之程序220。蝕穿磊晶層42NC，且暴露磊晶層42NB之頂面。在磊晶層42NC中添加鍺導致磊晶層42NC之刻蝕速率明顯大於磊晶層42NB之刻蝕速率，因此，藉由控制刻蝕程序，刻蝕可實質上停止於磊晶層42NB上，其中磊晶層42NB之過度蝕刻較小。磊晶層42NB之暴露頂面呈波浪狀，其中中間部分凹陷低於中間部分之對置側上之對置部分，使得磊晶層42NB之暴露頂面在剖面圖中具有一V形。
在p型裝置區域100P中，儘管源極/汲極區域42具有一錐形形狀且磊晶層42PC比磊晶層42NC厚，但磊晶層42PC之刻蝕速率比磊晶層42NC之刻蝕速率高(例如兩倍高)。此補償磊晶層42PC之較大厚度，使得當磊晶層42NC被蝕穿時，磊晶層42PC亦被蝕穿，且磊晶層42PB之暴露頂面亦具有一凹(波浪)形狀。
接著，如圖11A及11B中所展示，形成源極/汲極矽化物區域64N及64P及源極/汲極接觸插塞66N及66P。圖11B繪示圖11A中之參考剖面B-B之剖面圖，且圖11A繪示圖11B中之參考剖面C-C之剖面圖。參考剖面B-B及C-C亦相同於圖4A中之剖面B-B及C-C。根據本發明之一些實施例，形成源極/汲極矽化物區域64N及64P包含：沈積延伸至開口60N及60P (圖10)兩者中之一金屬層，諸如鈦層、鈷層或其類似者；及接著執行一退火程序，使得金屬層之底部部分與磊晶層42NB及42PB反應以分別形成矽化物區域64N及64P。各自程序經繪示為圖12所展示之程序流程中之程序222。剩餘未反應金屬層可被移除。接著，源極/汲極接觸插塞66N及66P分別形成於溝槽60N及60P中，且分別電連接至各自源極/汲極矽化物區域64N及64P。各自程序經繪示為圖12所展示之程序流程中之程序224。根據一些實施例，矽化物區域64N中凹槽之深度DSN (其亦為磊晶層42NB之頂面之凹形凹槽之深度)大於深度DSP (其為矽化物區域64P中凹槽之深度DSP)。深度DSP亦等於磊晶層42PB之頂面之凹形凹槽之深度。因此形成n型FinFET 68N及p型FinFET 68P。根據替代實施例，如圖6中由虛線頂面43所演示，深度DSP等於0，此意謂矽化物區域64N係平坦的，而非具有一凹槽。
本發明之實施例具有一些有利特徵。藉由使n型源極/汲極區域形成為具有波浪狀頂面來減小接觸電阻(其係源極/汲極接觸插塞及源極/汲極區域之電阻)，因為波浪形狀具有比平坦形狀增大之接觸面積。藉由使p型源極/汲極區域形成為具有錐形形狀來減少p型FinFET之鰭片中之鰭片彎曲。此外，不增大(且實際上亦減小)源極/汲極接觸插塞與p型源極/汲極區域之接觸電阻，因為接觸面積亦具有波浪形狀。另外，使用錐形形狀，p型FinFET之源極/汲極區域具有一增强應變且因此具有一增强電流。
根據本發明之一些實施例，一種方法包括：形成一n型FinFET，其包括：在一第一半導體鰭片及一第二半導體鰭片上形成一第一閘極堆疊；蝕刻該第一半導體鰭片及該第二半導體鰭片之第一部分以分別形成一第一凹槽及一第二凹槽；及執行第一磊晶程序以形成一n型源極/汲極區域，其中該n型源極/汲極區域包括自該第一凹槽生長之一第一部分及自該第二凹槽生長之一第二部分及接合至該第一部分及該第二部分之一第一中間部分，其中該第一中間部分具有一凹頂面；及形成一p型FinFET，其包括：在一第三半導體鰭片及一第四半導體鰭片上形成一第二閘極堆疊；蝕刻該第三半導體鰭片及該第四半導體鰭片之第二部分以分別形成一第三凹槽及一第四凹槽；及執行第二磊晶程序以形成一p型源極/汲極區域，其中該p型源極/汲極區域包括自該第三凹槽生長之一第三部分及自該第四凹槽生長之一第四部分及接合至該第三部分及該第四部分之一第二中間部分，其中該第二中間部分具有一凸頂面。在一實施例中，該方法進一步包括：在該n型源極/汲極區域上形成一第一源極/汲極矽化物區域；及在該p型源極/汲極區域上形成一第二源極/汲極矽化物區域，其中該第一源極/汲極矽化物區域及該第二源極/汲極矽化物區域分別具有一第一向下指向V形及一第二向下指向V形。在一實施例中，該第一向下指向V形具有大於該第二向下指向V形之一高度。在一實施例中，該p型源極/汲極區域包括一第一層、該第一層上之一第二層及該第二層上之一第三層，且其中該第一層橫向生長以形成小面。在一實施例中，該n型源極/汲極區域包括一第四層、該第四層上之一第五層及該第五層上之一第六層，其中自該第一凹槽及該第二凹槽生長之該第四層之部分受限於該第一凹槽及該第二凹槽中。在一實施例中，該p型源極/汲極區域包括SiGeB，且該第三層具有比該第二層低之鍺原子百分比，且其中該方法進一步包括蝕穿該第三層以暴露該第二層，且該暴露第二磊晶層具有一額外凹頂面。在一實施例中，該p型源極/汲極區域包括一p型覆蓋層作為該第二中間部分之一頂部部分，且其中該p型覆蓋層包括該凸頂面及一凹底面。在一實施例中，該等第一磊晶程序及該等第二磊晶程序使用遠端電漿化學汽相沈積執行。在一實施例中，該n型源極/汲極區域包括：一第一外部分，其在該第一半導體鰭片之一第一外側上；及一第一內部分，其在該第一半導體鰭片與該第二半導體鰭片之間，其中該第一外部分比該第一內部分之一半窄。在一實施例中，該p型源極/汲極區域包括：一第二外部分，其在該第二半導體鰭片之一第二外側上；及一第二內部分，其在該第三半導體鰭片與該第四半導體鰭片之間，其中該第二外部分比該第二內部分之一半寬。
根據本發明之一些實施例，一種方法包括：形成一n型FinFET，其包括：形成一n型源極/汲極區域，其包括：沈積一第一磊晶層，其中該第一磊晶層包括在一第一半導體鰭片中之一第一凹槽中生長之一第一部分、在一第二半導體鰭片中之一第二凹槽中生長之一第二部分及將該第一部分接合至該第二部分之一第一中間部分；及在該第一磊晶層上沈積一第一覆蓋層，其中該第一覆蓋層包括直接在該第一中間部分上之一第二中間部分，且該第二中間部分具有一凹頂面；及形成一p型FinFET，其包括：形成一p型源極/汲極區域，其包括：沈積一第二磊晶層，其中該第二磊晶層包括在一第三半導體鰭片中之一第三凹槽中生長之一第三部分、在一第四半導體鰭片中之一第四凹槽中生長之一第四部分及將該第三部分接合至該第四部分之一第三中間部分；及在該第二磊晶層上沈積一第二覆蓋層，其中該第二覆蓋層包括直接在該第三中間部分上之一第四中間部分，且該第四中間部分具有一凸頂面。在一實施例中，該第一覆蓋層及該第一磊晶層包括矽磷，且該第一覆蓋層具有比該第一磊晶層低之磷濃度。在一實施例中，該第二覆蓋層及該第二磊晶層包括矽鍺硼，且該第二覆蓋層具有比該第二磊晶層低之鍺原子百分比。在一實施例中，該方法進一步包括：在該n型源極/汲極區域及該p型源極/汲極區域上沈積一接觸蝕刻停止層及一層間介電質；蝕刻該接觸蝕刻停止層、該層間介電質及該第一覆蓋層以形成一第一接觸開口，其中該第一磊晶層之一第一暴露部分呈凹形；及蝕刻該接觸蝕刻停止層、該層間介電質及該第二覆蓋層以形成一第二接觸開口，其中該第二磊晶層之一第二暴露部分亦呈凹形。在一實施例中，該方法進一步包括：在沈積該第一磊晶層之前，將一第三磊晶層沈積至該第一凹槽及該第二凹槽中，其中該第三磊晶層具有比該第一磊晶層低之磷濃度；及在沈積該第二磊晶層之前，將一第四磊晶層沈積至該第三凹槽及該第四凹槽中，其中該第四磊晶層具有比該第二磊晶層低之鍺原子百分比。在一實施例中，沈積該第一覆蓋層包括沈積SiGeP。
根據本發明之一些實施例，一種方法包括：蝕刻一第一半導體鰭片及一第二半導體鰭片以分別形成一第一凹槽及一第二凹槽；磊晶生長一n型源極/汲極區域，該n型源極/汲極區域包括：一第一部分，其自該第一凹槽生長；一第二部分，其自該第二凹槽生長；及一第一中間部分，其在該第一部分與該第二部分之間，其中該第一中間部分具有一凹頂面；形成延伸至該n型源極/汲極區域中之一第一接觸開口，其中該第一接觸開口包括一第一V形底部；蝕刻一第三半導體鰭片及一第四半導體鰭片以分別形成一第三凹槽及一第四凹槽；形成一p型源極/汲極區域，該p型源極/汲極區域包括：一第三部分，其自該第三凹槽生長；一第四部分，其自該第四凹槽生長；及一第二中間部分，其在該第三部分與該第四部分之間，其中該第二中間部分具有一凸頂面；及形成延伸至該p型源極/汲極區域中之一第二接觸開口，其中蝕刻具有該凸頂面之該第二中間部分，且該第二接觸開口包括一第二V形底部，其中該第二V形底部之一尖端呈向下指向。在一實施例中，該經蝕刻第二中間部分使一中間部分比該中間部分之對置側上之部分厚。在一實施例中，該第二中間部分具有比該第三半導體鰭片及該第四半導體鰭片之頂面高之一最高點。在一實施例中，該第一V形底部具有比該第二V形底部之一第二高度大之一第一高度。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可易於使用本揭示作為設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點之一基礎。熟習技術者亦應認識到，此等等效構造不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替代及更改。
10:晶圓 20:基板 22:淺溝槽隔離(STI)區域 22A:頂面 22B:底面 24:半導體條帶 24':突出鰭片 24N:半導體條帶 24N':突出鰭片 24P:半導體條帶 24P':突出鰭片 30:虛設閘極堆疊 32:虛設閘極介電質 34:虛設閘極電極 36:硬遮罩層 38:閘極間隔件 39:鰭片間隔件 39A:鰭片間隔件 39B:鰭片間隔件 39C:鰭片間隔件 40N:凹槽 40P:凹槽 42:磊晶區域/源極/汲極區域 42N:n型源極/汲極區域/磊晶層/磊晶區域 42NA:磊晶層 42NB:磊晶層 42NB-B:底端 42NC:磊晶層 42P:p型源極/汲極區域/磊晶層/磊晶區域 42PA:磊晶層 42PB:磊晶層 42PB-B:底端 42PC:磊晶層 43:虛線頂面 44N:氣隙 44P:氣隙 46:接觸蝕刻停止層(CESL) 48:層間介電質(ILD) 52:閘極介電質 54:閘極電極 56:替換閘極堆疊 58:硬遮罩 60N:接觸開口/溝槽 60P:接觸開口/溝槽 64N:源極/汲極矽化物區域 64P:源極/汲極矽化物區域 66N:源極/汲極接觸插塞 66P:源極/汲極接觸插塞 68N:n型鰭式場效電晶體(FinFET) 68P:p型FinFET 100N:n型裝置區域/n型FinFET區域 100P:p型裝置區域/p型FinFET區域 202:程序 204:程序 206:程序 208N:程序 208P:程序 210N:程序 210P:程序 212N:程序 212P:程序 214N:程序 214P:程序 216:程序 218:程序 220:程序 222:程序 224:程序 DSN:深度 DSP:深度 H1:高度 H2:高度 MHN:合併高度 MHP:合併高度 RH:凸起高度 TWN:總寬度 TWP:總寬度 WH:波浪高度 WIN:內寬度 WIP:內寬度 WON:外寬度 WOP:外寬度
自結合附圖解讀之以下詳細描述最佳理解本發明之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，各種構件之尺寸可任意增大或減小。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5、圖6、圖7A、圖7B、圖8A、圖8B、圖9、圖10、圖11A、圖11B及圖11C繪示根據一些實施例之形成一n型鰭式場效電晶體(FinFET)及一p型FinFET中之中間階段之透視圖及剖面圖。
圖12繪示根據一些實施例之用於形成一n型FinFET及一p型FinFET之一程序流程。
10:晶圓
20:基板
22:淺溝槽隔離(STI)區域
24:半導體條帶
38:閘極間隔件
42N:n型源極/汲極區域/磊晶層/磊晶區域
42P:p型源極/汲極區域/磊晶層/磊晶區域
46:接觸蝕刻停止層(CESL)
48:層間介電質(ILD)
52:閘極介電質
54:閘極電極
56:替換閘極堆疊
58:硬遮罩
64N:源極/汲極矽化物區域
64P:源極/汲極矽化物區域
66N:源極/汲極接觸插塞
66P:源極/汲極接觸插塞
100N:n型裝置區域/n型鰭式場效電晶體(FinFET)區域
100P:p型裝置區域/p型FinFET區域

Claims (20)

  1. 一種方法，其包括： 形成一n型鰭式場效電晶體(FinFET)，其包括： 在一第一半導體鰭片及一第二半導體鰭片上形成一第一閘極堆疊； 蝕刻該第一半導體鰭片及該第二半導體鰭片之第一部分以分別形成一第一凹槽及一第二凹槽；及 執行第一磊晶程序以形成一n型源極/汲極區域，其中該n型源極/汲極區域包括自該第一凹槽生長之一第一部分及自該第二凹槽生長之一第二部分及接合至該第一部分及該第二部分之一第一中間部分，其中該第一中間部分具有一凹頂面；及 形成一p型FinFET，其包括： 在一第三半導體鰭片及一第四半導體鰭片上形成一第二閘極堆疊； 蝕刻該第三半導體鰭片及該第四半導體鰭片之第二部分以分別形成一第三凹槽及一第四凹槽；及 執行第二磊晶程序以形成一p型源極/汲極區域，其中該p型源極/汲極區域包括自該第三凹槽生長之一第三部分及自該第四凹槽生長之一第四部分及接合至該第三部分及該第四部分之一第二中間部分，其中該第二中間部分具有一凸頂面。
  2. 如請求項1之方法，其進一步包括： 在該n型源極/汲極區域上形成一第一源極/汲極矽化物區域；及 在該p型源極/汲極區域上形成一第二源極/汲極矽化物區域，其中該第一源極/汲極矽化物區域及該第二源極/汲極矽化物區域分別具有一第一向下指向V形及一第二向下指向V形。
  3. 如請求項2之方法，其中該第一向下指向V形具有大於該第二向下指向V形之一高度。
  4. 如請求項1之方法，其中該p型源極/汲極區域包括一第一層、該第一層上之一第二層及該第二層上之一第三層，且其中該第一層橫向生長以形成小面。
  5. 如請求項4之方法，其中該n型源極/汲極區域包括一第四層、該第四層上之一第五層及該第五層上之一第六層，其中自該第一凹槽及該第二凹槽生長之該第四層之部分受限於該第一凹槽及該第二凹槽中。
  6. 如請求項4之方法，其中該p型源極/汲極區域包括SiGeB，且該第三層具有比該第二層低之鍺原子百分比，且其中該方法進一步包括蝕穿該第三層以暴露該第二層，且該暴露第二磊晶層具有一額外凹頂面。
  7. 如請求項1之方法，其中該p型源極/汲極區域包括一p型覆蓋層作為該第二中間部分之一頂部部分，且其中該p型覆蓋層包括該凸頂面及一凹底面。
  8. 如請求項1之方法，其中該等第一磊晶程序及該等第二磊晶程序使用遠端電漿化學汽相沈積執行。
  9. 如請求項1之方法，其中該n型源極/汲極區域包括： 一第一外部分，其在該第一半導體鰭片之一第一外側上；及 一第一內部分，其在該第一半導體鰭片與該第二半導體鰭片之間，其中該第一外部分比該第一內部分之一半窄。
  10. 如請求項9之方法，其中該p型源極/汲極區域包括： 一第二外部分，其在該第二半導體鰭片之一第二外側上；及 一第二內部分，其在該第三半導體鰭片與該第四半導體鰭片之間，其中該第二外部分比該第二內部分之一半寬。
  11. 一種方法，其包括： 形成一n型鰭式場效電晶體(FinFET)，其包括： 形成一n型源極/汲極區域，其包括： 沈積一第一磊晶層，其中該第一磊晶層包括在一第一半導體鰭片中之一第一凹槽中生長之一第一部分、在一第二半導體鰭片中之一第二凹槽中生長之一第二部分及將該第一部分接合至該第二部分之一第一中間部分；及 在該第一磊晶層上沈積一第一覆蓋層，其中該第一覆蓋層包括直接在該第一中間部分上之一第二中間部分，且該第二中間部分具有一凹頂面；及 形成一p型FinFET，其包括： 形成一p型源極/汲極區域，其包括： 沈積一第二磊晶層，其中該第二磊晶層包括在一第三半導體鰭片中之一第三凹槽中生長之一第三部分、在一第四半導體鰭片中之一第四凹槽中生長之一第四部分及將該第三部分接合至該第四部分之一第三中間部分；及 在該第二磊晶層上沈積一第二覆蓋層，其中該第二覆蓋層包括直接在該第三中間部分上之一第四中間部分，且該第四中間部分具有一凸頂面。
  12. 如請求項11之方法，其中該第一覆蓋層及該第一磊晶層包括矽磷，且該第一覆蓋層具有比該第一磊晶層低之磷濃度。
  13. 如請求項11之方法，其中該第二覆蓋層及該第二磊晶層包括矽鍺硼，且該第二覆蓋層具有比該第二磊晶層低之鍺原子百分比。
  14. 如請求項11之方法，其進一步包括： 在該n型源極/汲極區域及該p型源極/汲極區域上沈積一接觸蝕刻停止層及一層間介電質； 蝕刻該接觸蝕刻停止層、該層間介電質及該第一覆蓋層以形成一第一接觸開口，其中該第一磊晶層之一第一暴露部分呈凹形；及 蝕刻該接觸蝕刻停止層、該層間介電質及該第二覆蓋層以形成一第二接觸開口，其中該第二磊晶層之一第二暴露部分亦呈凹形。
  15. 如請求項11之方法，其進一步包括： 在沈積該第一磊晶層之前，將一第三磊晶層沈積至該第一凹槽及該第二凹槽中，其中該第三磊晶層具有比該第一磊晶層低之磷濃度；及 在沈積該第二磊晶層之前，將一第四磊晶層沈積至該第三凹槽及該第四凹槽中，其中該第四磊晶層具有比該第二磊晶層低之鍺原子百分比。
  16. 如請求項11之方法，其中沈積該第一覆蓋層包括沈積SiGeP。
  17. 一種方法，其包括： 蝕刻一第一半導體鰭片及一第二半導體鰭片以分別形成一第一凹槽及一第二凹槽； 磊晶生長一n型源極/汲極區域，該n型源極/汲極區域包括： 一第一部分，其自該第一凹槽生長； 一第二部分，其自該第二凹槽生長；及 一第一中間部分，其在該第一部分與該第二部分之間，其中該第一中間部分具有一凹頂面； 形成延伸至該n型源極/汲極區域中之一第一接觸開口，其中該第一接觸開口包括一第一V形底部； 蝕刻一第三半導體鰭片及一第四半導體鰭片以分別形成一第三凹槽及一第四凹槽； 形成一p型源極/汲極區域，該p型源極/汲極區域包括： 一第三部分，其自該第三凹槽生長； 一第四部分，其自該第四凹槽生長；及 一第二中間部分，其在該第三部分與該第四部分之間，其中該第二中間部分具有一凸頂面；及 形成延伸至該p型源極/汲極區域中之一第二接觸開口，其中蝕刻具有該凸頂面之該第二中間部分，且該第二接觸開口包括一第二V形底部，其中該第二V形底部之一尖端呈向下指向。
  18. 如請求項17之方法，其中該經蝕刻第二中間部分使一中間部分比該中間部分之對置側上之部分厚。
  19. 如請求項17之方法，其中該第二中間部分具有比該第三半導體鰭片及該第四半導體鰭片之頂面高之一最高點。
  20. 如請求項17之方法，其中該第一V形底部具有比該第二V形底部之一第二高度大之一第一高度。
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