CN113644120A - 半导体装置的形成方法 - Google Patents

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Abstract

半导体装置的形成方法：包括沉积第一功函数层于栅极介电层上；形成第一硬遮罩层于第一功函数层上；形成光阻遮罩于第一硬遮罩层上，其中形成光阻遮罩的步骤包括沉积底抗反射涂层于第一硬遮罩层上；蚀刻底抗反射涂层的一部分；采用底抗反射涂层作为遮罩，蚀刻第一硬遮罩层的一部分；蚀刻第一功函数层的一部分，并经由第一硬遮罩层与第一功函数层露出栅极介电层的一部分；移除第一硬遮罩层；以及沉积第二功函数层于第一功函数层与栅极介电层的部分上。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及置换栅极堆叠的形成制程，更特别涉及精准地图案化功函数层。
背景技术
半导体装置用于多种电子应用如个人电脑、手机、数码相机、与其他电子设备。半导体装置的制作方法通常为沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上，接着采用微影图案化多种材料层以形成电路构件与单元于半导体基板上。
半导体产业持续缩小最小结构尺寸以改善多种电子构件(如晶体管、二极管、电阻、电容器、或类似物)的集成密度，以整合更多构件至给定面积中。然而随着最小结构尺寸缩小，需解决额外产生的问题。
发明内容
在一实施例中，半导体装置的形成方法包括：沉积第一功函数层于栅极介电层上；形成第一硬遮罩层于第一功函数层上；形成光阻遮罩于第一硬遮罩层上，其中形成光阻遮罩的步骤包括沉积底抗反射涂层于第一硬遮罩层上；蚀刻底抗反射涂层的一部分；采用底抗反射涂层作为遮罩，蚀刻第一硬遮罩层的一部分；蚀刻第一功函数层的一部分，并经由第一硬遮罩层与第一功函数层露出栅极介电层的一部分；移除第一硬遮罩层；以及沉积第二功函数层于第一功函数层与栅极介电层的部分上。
在另一实施例中，半导体装置的形成方法包括：沉积栅极介电层于半导体基板上；沉积第一功函数层于栅极介电层上；沉积第一硬遮罩层于第一功函数层上，且第一硬遮罩层包括氧化铝；沉积底抗反射涂层于第一功函数层上；图案化底抗反射涂层；采用底抗反射涂层作为遮罩，并蚀刻第一硬遮罩层的一部分与第一功函数层的一部分以露出栅极介电层的一部分；以及沉积第二功函数层于露出的栅极介电层的部分上。
在又一实施例中，半导体装置的形成方法包括：沉积第一功函数层于半导体鳍状物上；沉积第一硬遮罩层于第一功函数层上，且第一硬遮罩层包括第一材料；形成底抗反射涂层于第一硬遮罩层上；沉积第二硬遮罩层于底抗反射涂层上；进行蚀刻制程以移除底抗反射涂层的部分，且蚀刻制程采用正离子，其中蚀刻制程时的正离子受到第一材料的排斥力；移除第一硬遮罩层的一部分，以露出第一功函数层的一部分；以及经由第一硬遮罩层移除第一功函数层的部分。
附图说明
图1是一些实施例中，鳍状场效晶体管的三维图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14、图15、图16、图17、图18、图19A、图19B、图20、图21、图22、图23、图24、图25、图26A、图26B、图27A、图27B、图28A、及图28B是一些实施例中，制造鳍状场效晶体管的中间阶段的剖视图。
其中，附图标记说明如下：
A-A，B-B，C-C：参考剖面
T1：厚度
50：基板
52：鳍状物
54：绝缘材料
56：浅沟槽隔离区
58：通道区
60，70：虚置介电层
62：虚置栅极层
64：遮罩层
72：虚置栅极
74：遮罩
80：栅极密封间隔物
82：源极/漏极区
86：栅极间隔物
87：接点蚀刻停止层
88：第一层间介电层
90：凹陷
92：栅极介电层
102：第一功函数层
104：硬遮罩层
106：第二功函数层
107：光阻
108：粘着层
120：底层
121：开口
122：中间层
124：上侧层
134：导电填充材料
136：栅极
137：栅极遮罩
138：第二层间介电层
140：栅极接点
142：源极/漏极接点
具体实施方式
下述详细描述可搭配图式说明，以利理解本公开的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本公开实施例的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。设备亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
多种实施例关于置换栅极堆叠的形成制程。本公开实施例的内容以鳍状场效晶体管装置作说明。然而本公开实施例的方法可用于其他种类的装置，比如平面晶体管、纳米结构(含纳米线与全绕式栅极)的场效晶体管、或类似物。栅极堆叠包括栅极介电层(如高介电常数的介电层)与功函数层。本公开实施例的图案化制程可精准图案化功函数层，并最小化栅极介电层的损伤。图案化制程可采用第一硬遮罩层于功函数层上，以及光阻于第一硬遮罩层上，其中光阻可包含底抗反射涂层、第二硬遮罩层、与光敏层。在蚀刻后续沉积于第一硬遮罩层上的底抗反射涂层时，第一硬遮罩层可用于保护功函数层与栅极介电层。举例来说，可精准图案化功函数层，以精细调整最终晶体管的临界电压、准确控制金属栅极长度、并可在完成移除功函数层的步骤时最小化栅极介电层的损伤。形成第一硬遮罩层于功函数层上，即可采用湿蚀刻制程以准确图案化功函数层。采用此方法在图案化功函数层时，可最小化介电层的损伤，并减少金属栅极变形与栅极宽度变化。
图1是一些实施例中，鳍状场效晶体管的三维图。鳍状场效晶体管包括鳍状物52于基板50(如半导体基板)上。浅沟槽隔离区56位于基板50中，而鳍状物52自相邻的浅沟槽隔离区56之间凸起且高于浅沟槽隔离区56。虽然图式与说明中的浅沟槽隔离区56与基板50分开，此处所述的用语“基板”可单指基板50，或基板50与浅沟槽隔离区56的组合。此外，虽然图式中的鳍状物52与基板50维单一的连续材料，鳍状物52及/或基板50可包含单一材料或多种材料。在此说明中，鳍状物52指的是延伸于相邻的浅沟槽隔离区56之间的部分。
栅极介电层92沿着鳍状物52的侧壁与上表面，而导电填充材料134位于栅极介电层92上。源极/漏极区82相对于栅极介电层92与导电填充材料134，位于鳍状物52的两侧中。图1更显示后续图式所用的参考剖面。参考剖面A-A沿着导电填充材料134的纵轴，并垂直于鳍状场效晶体管的源极/漏极区82之间的电流方向。参考剖面B-B垂直于参考剖面A-A，并沿着鳍状物52的纵轴与鳍状场效晶体管的源极/漏极区82之间的电流方向延伸。参考剖面C-C平行于参考剖面A-A，并延伸穿过鳍状场效晶体管的源极/漏极区82之一。后续图式对应这些参考剖面以求图式清楚。
此处所述的一些实施例内容为栅极后制制程所形成的鳍状场效晶体管。在其他实施例中，可采用栅极优先制程。此处所述的一些实施例为图案化p型功函数层的方法。此仅为举例说明，且此处所述的方法可用于图案化任何型态的装置(如p型装置或n型装置)中的p型功函数层或n型功函数层。此外，一些实施例可用于平面装置如平面场效晶体管。
图2至图28B是一些实施例中，制造鳍状场效晶体管的中间阶段的剖视图。图2、图3、图4、图5、图6、图7、图14、图15、图16、图17、图18、图20、图21、图22、图23、图24、及图25显示图1所示的参考剖面A-A，差别在于多个鳍状物或鳍状场效晶体管。在图8A至图28B中，图式末尾为A者沿着图1所示的参考剖面A-A，而图式末尾为B者沿着图1所示的参考剖面B-B，差别在于多个鳍状物或鳍状场效晶体管。图10C及图10D沿着图1所示的参考剖面C-C，差别在于多个鳍状物或鳍状场效晶体管。
在图2中，可提供基板50。基板50可为半导体基板如基体基板、绝缘层上半导体基板、或类似物，且其可掺杂(如掺杂p型掺质或n型掺质)或未掺杂。基板50可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板为半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。可提供绝缘层于基板上，而基板通常为硅基板或玻璃基板。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。
在图3中，鳍状物52形成于基板50中。鳍状物52可为半导体带。在一些实施例中，鳍状物52形成于基板50中的方法可为蚀刻沟槽于基板50中。蚀刻制程可为一或多道任何可接受的蚀刻制程，比如反应性离子蚀刻、中性束蚀刻、类似蚀刻、或上述的组合。蚀刻可为非等向。虽然图3所示的鳍状物52具有线性边缘，鳍状物52仍可具有圆润的边缘或任何其他合适形状的边缘。
可采用任何合适方法图案化鳍状物52。举例来说，可采用一或多道光微影制程图案化鳍状物52，包含双重图案化与多重图案化制程。一般而言，双重图案化或多重图案化制程结合光微影与自对准制程，其产生的图案间距小于采用单一的直接光微影制程所得的图案间距。举例来说，一实施例可形成牺牲层于基板50上并采用光微影制程图案化牺牲层。采用自对准制程以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化鳍状物52。
在图4中，形成绝缘材料54于基板50之上与相邻的鳍状物52之间。绝缘材料54可为氧化物如氧化硅、氮化物、类似物、或上述的组合，且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(比如在远端等离子体系统中沉积化学气相沉积为主的材料，接着进行沉积后固化使材料转换成另一材料如氧化物)、类似方法、或上述的组合。亦可采用任何可接受的制程所形成的其他绝缘材料。在所述实施例中，绝缘材料54为可流动的化学气相沉积制程所形成的氧化硅。一旦形成绝缘材料，即可进行退火制程。在一实施例中，多余的绝缘材料54覆盖鳍状物52。虽然图式中的绝缘材料54为单层，但一些实施例可采用多层。举例来说，一些实施例可先沿着基板50与鳍状物52的表面形成衬垫层(未图示)。之后可形成上述的填充材料于衬垫层上。
在图5中，对绝缘材料54施加移除制程，以移除鳍状物52上的绝缘材料54的多余材料。在一些实施例中，可采用平坦化制程如化学机械研磨、回蚀刻制程、上述的组合、或类似制程。平坦化制程可露出鳍状物52，使平坦化制程完成后的鳍状物52与绝缘材料54的上表面齐平。
在图6中，使绝缘材料54凹陷以形成浅沟槽隔离区56。可使绝缘材料54凹陷，使鳍状物52自相邻的浅沟槽隔离区56之间凸起。此外，浅沟槽隔离区56的上表面可为平坦表面如图示，凸起表面、凹陷表面(如碟化)、或上述的组合。采用合适蚀刻，可使浅沟槽隔离区56具有平坦、凸起、及/或凹陷的上表面。可采用可接受的蚀刻制程如对绝缘材料54的材料具有选择性的蚀刻制程(比如蚀刻绝缘材料54的速率大于蚀刻鳍状物52的速率的蚀刻制程)，使浅沟槽隔离区56凹陷。举例来说，化学氧化物移除的方法可采用无等离子体的气相蚀刻制程(如采用氢氟酸气体、氨气、或类似物的蚀刻制程)、远电等离子体辅助的干蚀刻制程(如采用氢气、三氟化氮、氨副产物、或类似物的制程)、或稀释氢氟酸。
图2至图6所示的制程仅为如何形成鳍状物52的一例。在一些实施例中，鳍状物52的形成方法可为外延成长制程。举例来说，可形成介电层于基板50的上表面，且可蚀刻沟槽穿过介电层以露出下方的基板50。可外延成长同质外延结构于沟槽中且可使介电层凹陷，因此同质外延结构自介电层凸起以形成鳍状物52。
此外，一些实施例可采用异质外延结构以用于鳍状物52。举例来说，可使图5中的鳍状物52凹陷，且可外延成长不同于鳍状物52的材料于凹陷处。在其他实施例中，可形成介电层于基板50的上表面上，且可蚀刻沟槽穿过介电层。接着可外延成长不同于基板50的材料的异质外延结构于沟槽中且可使介电层凹陷，因此异质外延结构自介电层凸起以形成鳍状物52。在一些实施例中，外延成长同质外延或异质外延结构时可进行原位掺杂，以省略之前与之后的布植。不过原位掺杂与布植掺杂可搭配使用。
在多种实施例中，鳍状物52的组成可为硅锗(SixGe1-x，其中x可为0至1)、碳化硅、纯锗或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。举例来说，形成III-V族半导体化合物所用的可行材料可包含但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓、或类似物。
在图6中，可进一步形成合适井区(未图示)于鳍状物52及/或基板50中。举例来说，p型井可形成于鳍状物52及/或基板50中，其可用于形成n型装置如n型金属氧化物半导体晶体管(例如n型鳍状场效晶体管)。在其他实施例中，n型井可形成于鳍状物52及/或基板50中，其可用于形成p型装置如p型金属氧化物半导体晶体管(例如p型鳍状场效晶体管)。
采用光阻或其他遮罩(未图示)，可进行不同布植步骤以形成p型井于鳍状物52及/或基板50中，其可用于形成n型装置如n型金属氧化物半导体晶体管(例如n型鳍状场效晶体管)。举例来说，可形成光阻于鳍状物52与浅沟槽隔离区56上。图案化光阻以露出鳍状物52及/或基板50(比如n型金属氧化物半导体区)。可采用旋转涂布技术形成光阻，且可采用可接受的光微影技术图案化光阻。一旦图案化光阻，可在鳍状物52及/或基板50的露出区域中进行p型杂质布植。p型杂质可为硼、二氟化硼、或类似物，其布植于区域中的浓度可小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后，可由可接受的灰化制程移除光阻。在其他实施例中，可采用类似制程以形成n型井于鳍状物52及/或基板50中，其可用于形成p型装置如p型金属氧化物半导体晶体管(例如p型鳍状场效晶体管)。举例来说，可形成光阻于鳍状物52与浅沟槽隔离区56上。图案化光阻以露出鳍状物52及/或基板50，比如p型金属氧化物半导体区。光阻的形成方法可采用旋转涂布技术，而图案化方法可采用可接受的光微影技术。一旦图案化光阻，即可在鳍状物52及/或基板50的露出区域中进行n型杂质布植。n型杂质可为磷、砷、或类似物，且其布植于区域中的浓度可小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后可移除光阻，且移除方法可为可接受的灰化制程。
在布植形成p型井于鳍状物52及/或基板50中之后，可进行退火以活化布植的p型杂质。在一些实施例中，在成长外延鳍状物的成长材料时，可进行原位掺杂以省略布植。在一些实施例中，原位掺杂与布植掺杂可搭配使用。
在图7中，形成虚置介电层60于鳍状物52上。举例来说，虚置介电层60可为氧化硅、氮化硅、上述的组合、或类似物，且其形成方法为依据可接受的技术的沉积或热氧化。可形成虚置栅极层62于虚置介电层60上，且可形成遮罩层64于虚置栅极层62上。可沉积虚置栅极层62于虚置介电层60上，接着以化学机械研磨等方法平坦化虚置栅极层62。可沉积遮罩层64于虚置栅极层62上。虚置栅极层62可为导电材料，比如非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、或金属。虚置栅极层62的沉积方法可为物理气相沉积、化学气相沉积、溅镀沉积、或本技术领域已知用于沉积导电材料的其他技术。虚置栅极层62的组成可为相对于隔离区具有高蚀刻选择性的其他材料。举例来说，遮罩层64可包含氮化硅、氮氧化硅、或类似物。在此例中，形成单一的虚置栅极层62与单一的遮罩层64于虚置介电层60上。在一些实施例中，可形成分开的虚置栅极层与分开的遮罩层于虚置介电层60上。值得注意的是，图式中虚置介电层60只覆盖鳍状物52的结构仅用于说明目的。在一些实施例中，虚置介电层60可覆盖浅沟槽隔离区56，并延伸于虚置栅极层62与浅沟槽隔离区56之间。
图8A至图13B显示制造装置的多种额外步骤。在图8A及图8B中，可采用可接受的光微影与蚀刻技术图案化遮罩层64以形成遮罩74。接着可将遮罩74的图案转移至虚置栅极层62与虚置介电层60以分别形成虚置栅极72与虚置介电层70，且转移方法可为合适的蚀刻技术。虚置栅极72覆盖鳍状物52的个别通道区58。遮罩74的图案可用于物理分隔相邻的每一虚置栅极72。虚置栅极72的长度方向实质上垂直于个别鳍状物52的长度方向。
可由任何合适方法图案化遮罩层64与虚置栅极层62。举例来说，可采用一或多道光微影制程图案化遮罩层64与虚置栅极层62，包含双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程结合光微影与自对准制程，其产生的图案间距小于采用单一的直接光微影制程所得的图案间距。举例来说，一实施例形成牺牲层于遮罩层64上，并采用光微影制程图案化牺牲层。采用自对准制程，以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，且保留的间隔物之后可用于图案化遮罩层64与虚置栅极层62。
如图8A及图8B所示，形成栅极密封间隔物80于虚置栅极72、遮罩74、虚置介电层70、及/或鳍状物52的露出表面上。可在热氧化与沉积之后进行非等向蚀刻，以形成栅极密封间隔物80。
在形成栅极密封间隔物80之后，可进行布植以形成轻掺杂源极/漏极区(未图示)。不同型态装置的实施例与图6的前述布植类似，可形成遮罩(如光阻)并图案化遮罩以露出鳍状物52，并可布植合适型态(如n型或p型)的杂质至露出的鳍状物52中。接着可移除遮罩。n型杂质可为前述的任何n型杂质，而p型杂质可为前述的任何p型杂质。轻掺杂源极/漏极区的杂质浓度可为约1015cm-3至约1016cm-3。可采用退火以活化布植的杂质。
在图9A及图9B中，形成栅极间隔物86于沿着虚置栅极72与遮罩74的侧壁的栅极密封间隔物80上。栅极间隔物86的形成方法可为顺应性沉积绝缘材料，接着非等向蚀刻绝缘材料。栅极间隔物86的绝缘材料可为氮化硅、碳氮化硅、上述的组合、或类似物。
在图10A及图10B中，外延的源极/漏极区82形成于鳍状物52中。可选择外延的源极/漏极区82的材料以施加应力于个别通道区58中，进而改善效能。外延的源极/漏极区82形成于鳍状物52中，使每一虚置栅极72位于个别的相邻成对的外延的源极/漏极区82之间。在一些实施例中，外延的源极/漏极区82可延伸至鳍状物52中。在一些实施例中，栅极间隔物86用于使外延的源极/漏极区82与虚置栅极72隔有合适的横向距离，因此外延的源极/漏极区82不向外短接至最终鳍状场效晶体管之后续形成的栅极。
鳍状物52中的外延的源极/漏极区82的形成方法，可为蚀刻鳍状物52的源极/漏极区以形成凹陷于鳍状物52中。接着可外延成长外延的源极/漏极区82于鳍状物52中的凹陷中，以形成n型装置如n型金属氧化物半导体晶体管(例如n型鳍状场效晶体管)。外延的源极/漏极区82可包含任何可接受的材料如适用于n型鳍状场效晶体管的材料。举例来说，若鳍状物52为硅，则外延的源极/漏极区82可包含施加拉伸应力于通道区58中的材料如硅、碳化硅、碳磷化硅、磷化硅、或类似物。外延的源极/漏极区82可具有自鳍状物52的个别表面隆起的表面，并可具有晶面。在其他实施例中，外延成长外延的源极/漏极区82于鳍状物52中的凹陷中，以形成p型装置如p型金属氧化物半导体晶体管(例如p型鳍状场效晶体管)。外延的源极/漏极区82可包含任何可接受的材料，比如适用于p型鳍状场效晶体管的材料。举例来说，若鳍状物52为硅或硅锗，则外延的源极/漏极区82可包含施加压缩应力于通道区58中的材料如硅锗、硼化硅锗、锗、锗锡、或类似物。外延的源极/漏极区82亦可具有自鳍状物52的个别表面隆起的表面，且可具有晶面。
可布植掺质至外延的源极/漏极区82及/或鳍状物52以形成源极/漏极区，接着进行退火，且布植制程与前述形成轻掺杂源极/漏极区所用的制程类似。源极/漏极区的杂质浓度可介于约1019cm-3至约1021cm-3之间。源极/漏极区所用的n型及/或p型杂质可为任何前述杂质。在一些实施例中，可在成长时原位掺杂外延的源极/漏极区82。
由于外延制程用于形成外延的源极/漏极区82于鳍状物52中，外延的源极/漏极区的上表面具有晶面，其可向外横向扩展超出鳍状物52的侧壁。在一些实施例中，这些晶面造成相同的鳍状场效晶体管的相邻的外延的源极/漏极区82合并，如图10C所示。在其他实施例中，完成外延制程之后的相邻的外延的源极/漏极区82维持分开，如图10D所示。
在图11A及图11B中，沉积第一层间介电层88于图10A及图10B所示的结构上。第一层间介电层88的组成可为介电材料，且其沉积方法可为任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。介电材料可包含磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物。亦可采用任何可接受的制程所形成的其他绝缘材料或半导体材料。在一些实施例中，接点蚀刻停止层87位于第一层间介电层88与外延的源极/漏极区82、遮罩74、栅极间隔物86、及栅极密封间隔物80之间。接点蚀刻停止层87可包含介电材料，比如氮化硅、氧化硅、氮氧化硅、上述的组合、或类似物，且其蚀刻速率与上方的第一层间介电层88的材料的蚀刻速率不同。
在图12A及图12B中，可进行平坦化制程如化学机械研磨，使第一层间介电层88的上表面与虚置栅极72的上表面齐平。平坦化制程亦可移除虚置栅极72上的遮罩74，以及栅极密封间隔物80与栅极间隔物86沿着遮罩74的侧壁的部分。在平坦化制程之后，虚置栅极72、栅极密封间隔物80、栅极间隔物86、与第一层间介电层88的上表面齐平。综上所述，可自第一层间介电层88露出虚置栅极72的上表面。
在图13A及图13B中，以蚀刻步骤移除虚置栅极72与直接位于露出的虚置栅极72之下的虚置介电层70，以形成凹陷90。在一些实施例中，可由非等向干蚀刻制程移除虚置栅极72。举例来说，蚀刻制程可包含干蚀刻制程，其采用的反应气体可选择性蚀刻虚置栅极72而不蚀刻第一层间介电层88或栅极间隔物86。蚀刻制程90可露出个别鳍状物52的通道区58。每一通道区58位于相邻成对的外延的源极/漏极区82之间。在蚀刻移除虚置栅极72时，虚置介电层70可作为蚀刻停止层。在移除虚置栅极72之后，接着可移除虚置介电层70。
图14至图25显示形成介电层与功函数层于图13A及图13B的结构上的步骤。采用三层光阻107(如下详述)可准确图案化功函数层。图14至图25所示的方法在形成金属栅极时，可用于形成与图案化功函数层，如下详述。图14至图25所示的方法可形成鳍状场效晶体管装置，但亦可用于其他种类的装置(比如平面晶体管、纳米结构如纳米线与全绕式栅极的场效晶体管、或类似物)的功函数层的图案化制程。此处所述的实施例可图案化p型装置中的p型功函数层。此处所述的方法仅为举例，其可用于图案化任何型态的装置(如p型装置或n型装置)中的任何功函数层(如p型功函数层或n型功函数层)。图14、图15、图16、图17、图18、图19A、图20、图21、图22、图23、图24、及图25沿着图1所示的参考剖面，差别在于多个鳍状物或鳍状场效晶体管。
在图14中，形成栅极介电层92于图13A及图13B的结构上。顺应性地沉积栅极介电层92于鳍状物52的侧壁与上表面以及浅沟槽隔离区56的上表面上。在一些实施例中，栅极介电层92包含氧化硅、氮化硅、或上述的多层。在一些实施例中，栅极介电层92为高介电常数(大于约7.0)的介电材料，比如铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的氧化物或硅酸盐。栅极介电层92的形成方法可包含分子束沉积、原子层沉积、等离子体辅助化学气相沉积、或类似方法。栅极介电层92的厚度可介于约
Figure BDA0003006040580000121
至约
Figure BDA0003006040580000122
之间，比如约
Figure BDA0003006040580000123
在图15中，顺应性地沉积第一功函数层102于图14所示的栅极介电层92上。第一功函数层102的形成方法可为原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、溅镀沉积、或类似方法。举例来说，第一功函数层102可为p型功函数金属，其组成可为氮化钛、氮化钛硅、氮化钽、碳氮化钨、氧化钛、上述的组合、或类似物。第一功函数层102的厚度可为约
Figure BDA0003006040580000124
至约
Figure BDA0003006040580000125
在一些实施例中，可视情况形成阻障层(未图示)于第一功函数层102与栅极介电层92之间。举例来说，阻障层可为金属层，其组成可为氮化钽或类似物。阻障层的形成方法可为沉积制程如原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、溅镀沉积、或类似方法。阻障层的厚度可介于约
Figure BDA0003006040580000126
至约
Figure BDA0003006040580000127
之间，比如约
Figure BDA0003006040580000128
在图16中，形成硬遮罩层104于第一功函数层102上。硬遮罩层104的材料组成可包含氧化物(如氧化铝或类似物)，且其形成方法可为物理气相沉积、射频物理气相沉积、原子层沉积、或类似方法。在蚀刻后续沉积于硬遮罩层104上的底抗反射涂层时(见图19A及图19B)，硬遮罩层104可用于保护第一功函数层102与栅极介电层92。可选择硬遮罩层104的材料特性，使硬遮罩层104的上表面在露出时可累积正电荷。在后续蚀刻底抗反射涂层时，由于硬遮罩层104的上表面外延正电荷，蚀刻制程所用的正离子会受到排斥。这可避免或至少减少底抗反射涂层过蚀刻损伤，并在后续蚀刻制程时保护第一功函数层102与栅极介电层92。这些氧化物(如氧化铝)的优点在于累积正电荷的特性。本公开实施例的另一优点为后续图案化第一功函数层102时，可减少金属栅极变形与栅极宽度变化。
硬遮罩层104的厚度T1可介于约
Figure BDA0003006040580000131
至约
Figure BDA0003006040580000132
之间。当硬遮罩层104具有上述厚度T1时可达一些优点。举例来说，当硬遮罩层104比约
Figure BDA0003006040580000133
薄时，硬遮罩层104提供的底抗反射涂层过蚀刻保护不足，且在蚀刻底抗反射涂层时可能损伤第一功函数层102与栅极介电层92。在另一例中，当硬遮罩层104比约
Figure BDA0003006040580000134
厚，则硬遮罩层104会过多地填入凹陷90的部分并减少可行的图案化制程容许范围，其将阻碍第一功函数层102与硬遮罩层104的精准图案化。
在图17中，形成三层光阻107于硬遮罩层104上。三层光阻107包含底层120、底层120上的中间层122、与中间层122上的上侧层124。底层120与上侧层124的组成可为光阻(如光敏材料)，其可包含有机材料。在一些实施例中，底层120亦可为底抗反射涂层。中间层122可包含无机材料，比如氮化物如氮化硅、氮氧化物如氮氧化硅、氧化物如氧化硅或氧化铝、或类似物。中间层122相对于上侧层124与底层120，具有高蚀刻选择性。三层光阻107的多种层状物可毯覆性地依序沉积，且沉积方法可采用旋转涂布制程。虽然此处说明三层光阻107，但其他实施例的光阻107可为单层光阻或双层光阻(比如只有底层120与上侧层124而无中间层122)。光阻种类(如单层、双层、或三层)取决于图案化硬遮罩层104所用的光微影制程。举例来说，在进阶极紫外线微影制程中，可采用单层或双层的光阻107。
在图18中，以图案化的能量源曝光上侧层124并显影上侧层124，以移除上侧层124的曝光部分或未曝光部分而图案化上侧层124。在一些实施例中，上侧层124的图案化方法可为浸润式微影，其采用的紫外光波长为193nm。在图案化上侧层124之后，可采用上侧层124作为遮罩并蚀刻下方层。
在图19A及图19B中，中间层122与底层120的蚀刻方法可采用图案化的上侧层作为遮罩。中间层122与底层120的蚀刻方法可采用非等向蚀刻制程。举例来说，中间层122与底层120的蚀刻方法可采用干蚀刻制程，比如反应性离子蚀刻、中性束蚀刻、或类似制程。在一些实施例中，可由采用含氮气、氢气、氦气、或类似物的蚀刻气体的干蚀刻制程，蚀刻中间层122与底层120。在其他实施例中，可由采用含氟蚀刻气体如四氟化碳、氟仿、二氟甲烷、氟化甲烷、或类似物的干蚀刻制程，蚀刻中间层122与底层120。
可由多合一的蚀刻制程同时蚀刻中间层122与底层120。在其他实施例中，可由不同制程中的不同蚀刻剂分别蚀刻中间层122与底层120。在蚀刻中间层122与底层120之后，可移除上侧层124的保留部分，且移除方法可为可接受的灰化制程。在其他实施例中，蚀刻中间层122与底层120的步骤会消耗上侧层124，因此可省略上侧层124的额外移除步骤。因此开口121延伸穿过中间层122与底层120。开口121露出硬遮罩层104的部分。
在图20中，采用底层120作为遮罩并选择性蚀刻硬遮罩层104。举例来说，可蚀刻开口121所露出的硬遮罩层104的部分。蚀刻硬遮罩层104的步骤会自穿过底层120的开口121中露出第一功函数层102。在蚀刻制程时，亦可蚀刻移除中间层122的保留部分。举例来说，可采用湿蚀刻制程或类似方法蚀刻硬遮罩层104与中间层122。在一些实施例中，中间层与硬遮罩层的材料组成相同，而蚀刻制程可同时移除中间层122与硬遮罩层104。在一些实施例中，可由采用碱性的氢氧化铵的湿蚀刻制程蚀刻硬遮罩层104与中间层122。蚀刻制程可为时控的蚀刻制程。氢氧化铵溶液的浓度可为1％至10％。蚀刻制程的温度可为25℃至50℃。蚀刻制程用于准确蚀刻硬遮罩层104，并最小化下方的第一功函数层102的蚀刻损伤。若蚀刻制程的温度与氢氧化铵溶液的浓度在上述范围之外，则可能会过蚀刻并损伤第一功函数层102，或蚀刻硬遮罩层104的程度不足而未露出第一功函数层102。
在图21中，采用底层120作为遮罩并选择性蚀刻第一功函数层102。举例来说，蚀刻开口121所露出的第一功函数层102的部分。第一功函数层102的蚀刻方法可采用一或多道湿蚀刻制程或类似制程。在一些实施例中，蚀刻第一功函数层102的湿蚀刻制程可采用蚀刻溶液，其可包含臭氧化的去离子水、氯化氢、与过氧化氢。氯化氢溶液的浓度可为1％至10％，而过氧化氢溶液的浓度可为1％至10％。蚀刻制程的温度可为25℃至50℃。蚀刻制程可用于准确蚀刻第一功函数层102，并最小化下方栅极介电层92的蚀刻损伤。若蚀刻制程的温度或氯化氢溶液与过氧化氢的浓度超出上述范围，则蚀刻第一功函数层102的程度不足而未露出栅极介电层92，或过蚀刻并损伤栅极介电层92。蚀刻制程可为时控的蚀刻制程。在一些实施例中，采用时控的蚀刻制程以蚀刻第一功函数层102，直到第一功函数层102达到所需厚度。
在图22中，移除残留的底层120。在一些实施例中，可由等离子体灰化或类似方法移除底层120。举例来说，可由采用含氮气、氢气、上述的组合、或类似物的制程气体的电将灰化制程以移除底层120。在图22中，可进行湿蚀刻制程(如采用含稀释氢氟酸的蚀刻溶液的湿蚀刻)以移除残留于栅极介电层92上的任何氧化物或其他杂质。
在图23中，可采用蚀刻制程移除硬遮罩层104的保留部分。举例来说，可采用湿蚀刻或类似方法蚀刻硬遮罩层104的保留部分。在一些实施例中，可采用氢氧化铵的湿蚀刻制程蚀刻硬遮罩层104。蚀刻制程可为时控的蚀刻制程。氢氧化铵溶液的浓度可为1％至10％。蚀刻制程的温度可为25℃至50℃。蚀刻制程用于精准地蚀刻硬遮罩层104，并使下方的第一功函数层102的蚀刻损伤最小化。若蚀刻制程的温度或氢氧化铵溶液的浓度超出上述范围，则可能不充分地蚀刻硬遮罩层104而无法露出第一功函数层102，或过蚀刻硬遮罩层104而损伤第一功函数层102。
在图24中，顺应性地沉积第二功函数层106于图23所示的栅极介电层92与第一功函数层102上。举例来说，可沉积第二功函数层106以延伸穿过第一功函数层102的图案化区域，并接触下方的栅极介电层92。第二功函数层106的形成方法可为沉积制程如原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、溅镀沉积、或类似方法。举例来说，第二功函数层106可为n型功函数金属，比如钛、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、上述的组合、或类似物。第二功函数层106可包含单层或多层。第二功函数层106的厚度可介于约
Figure BDA0003006040580000151
至约
Figure BDA0003006040580000152
之间。在其他实施例中，第一功函数层102可为n型功函数金属，而第二功函数层106可为p型功函数金属。
在图25中，顺应性地沉积粘着层108(或湿润层)于第二功函数层106上。粘着层108有利于后续形成导电填充层。举例来说，粘着层108的组成可为钴、氮化钛、氮化钽、类似物、或上述的组合。在一些实施例中，粘着层108的沉积方法可采用原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、溅镀沉积、或类似方法。
在图26A及图26B中，形成导电填充材料134于粘着层108上。在图26A及26B中，显示栅极介电层92、第一功函数层102、第二功函数层106、与粘着层108。导电填充材料134沉积于粘着层108上并填入凹陷90的其余部分。导电填充材料134可包括含金属的材料如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述的组合、或上述的多层。在填入导电填充材料134之后，可进行平坦化制程如化学机械研磨以移除栅极介电层92、第一功函数层102、第二功函数层106、黏着层108、与导电填充材料134位于第一层间介电层88的上表面上的多余部分。导电填充材料134、栅极介电层92、第一功函数层102、第二功函数层106、与粘着层108的材料的保留部分，形成最终鳍状场效晶体管的置换栅极。第一功函数层102、第二功函数层106、粘着层108、与导电填充材料134的保留部分，在此处可一起视作栅极136。如图26B所示，导电填充材料134、栅极介电层92、第二功函数层106、与粘着层108可一起视作栅极堆叠。栅极与栅极堆叠可沿着鳍状物52的通道区58的侧壁延伸。
虽然图26A及图26B显示移除第一功函数层102所用的具体图案以最小化栅极介电层92的损伤，本公开实施例的方法不限于此具体设置且可用于与选择性移除第一功函数层102相关的其他设置。其他设置可包含选择性移除其他p型功函数金属如氮化钛、氮化钛硅、氮化钽、碳氮化钨、氧化钛、或类似物。
在图27A及图27B中，形成栅极遮罩137于栅极介电层92与栅极136上。在一些实施例中，使栅极介电层92与栅极136(含第一功函数层102、第二功函数层106、粘着层108、与导电填充材料134)凹陷，因此凹陷直接形成于栅极堆叠之上与栅极间隔物86的两侧部分之间，如图27A及图27B所示。栅极遮罩137(含一或多层的介电材料如氮化硅、氮氧化硅、或类似物)可填入凹陷，接着可进行平坦化制程以移除延伸于第一层间介电层88上的介电材料的多余部分。
如图27A及图27B所示，沉积第二层间介电层138于第一层间介电层88上。在一些实施例中，第二层间介电层138为可流动的化学气相沉积法所形成的可流动膜。在一些实施例中，第二层间介电层138的组成为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任何合适方法如化学气相沉积或等离子体辅助化学气相沉积。后续形成的栅极接点140(图28A及图28B)穿过栅极遮罩137以接触凹陷的导电填充材料134的上表面。
在图28A及图28B的一些实施例中，栅极接点140与源极/漏极接点142穿过第二层间介电层138与第一层间介电层88。形成源极/漏极接点142所用的开口以穿过第一层间介电层88与第二层间介电层138，并形成栅极接点140所用的开口以穿过第二层间介电层138与栅极遮罩137。开口的形成方法可采用可接受的光微影与蚀刻技术。可形成衬垫层(可包含扩散阻障层、粘着层、或类似物)与导电材料于开口中。衬垫层可包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可进行平坦化制程如化学机械研磨，以自第二层间介电层138的表面移除多余材料。保留的衬垫层与导电材料可形成源极/漏极接点142与栅极接点140于开口中。可进行退火制程以形成硅化物于外延的源极/漏极区82与源极/漏极接点142之间的界面。源极/漏极接点142物理与电性耦接至外延的源极/漏极区82，而栅极接点140物理与电性耦接至导电填充材料134。可在不同制程或相同制程中形成源极/漏极接点142与栅极接点140。虽然图式中的源极/漏极接点142与栅极接点140形成于相同剖面，但应理解源极/漏极接点142与栅极接点140的每一者可形成于不同剖面以避免接点短接。
图1至图28B所示的本公开实施例，说明准确图案化功函数层所用的图案化制程。图案化制程可采用第一硬遮罩层于功函数层上，以及光阻于第一硬遮罩层上，其中光阻可包含底抗反射涂层、第二硬遮罩层、与光阻层。形成第一硬遮罩层于功函数层上，即可采用湿蚀刻制程以准确图案化功函数层。举例来说，准确图案化功函数层的方法可用于精细调整最终晶体管的临界电压、准确控制金属栅极高度、并可在一些区域中准确移除功函数层。此处揭露的一或多个实施例的有利结构，可在图案化功函数层时最小化栅极介电层的损伤，并减少金属栅极变形与栅极宽度变化。
在一实施例中，半导体装置的形成方法包括：沉积第一功函数层于栅极介电层上；形成第一硬遮罩层于第一功函数层上；形成光阻遮罩于第一硬遮罩层上，其中形成光阻遮罩的步骤包括沉积底抗反射涂层于第一硬遮罩层上；蚀刻底抗反射涂层的一部分；采用底抗反射涂层作为遮罩，蚀刻第一硬遮罩层的一部分；蚀刻第一功函数层的一部分，并经由第一硬遮罩层与第一功函数层露出栅极介电层的一部分；移除第一硬遮罩层；以及沉积第二功函数层于第一功函数层与栅极介电层的部分上。在一实施例中，形成第一硬遮罩层的步骤包括沉积材料，且材料的露出表面上累积正电荷。在一实施例中，第一硬遮罩层包括氧化铝。在一实施例中，形成第一硬遮罩层的步骤包括沉积厚度为
Figure BDA0003006040580000181
至
Figure BDA0003006040580000182
的氧化物。在一实施例中，形成光阻遮罩的步骤还包括形成第二硬遮罩层于底抗反射涂层上；以及形成光敏层于第二硬遮罩层上。在一实施例中，第一硬遮罩层与第二硬遮罩层具有相同的材料组成。在一实施例中，蚀刻第一功函数层的部分的步骤包括湿蚀刻制程，其采用底抗反射涂层作为遮罩。在一实施例中，第一功函数层为p型功函数层，而第二功函数层为n型功函数层。在一实施例中，第一功函数层为n型功函数层，而第二功函数层为p型功函数层。
在另一实施例中，半导体装置的形成方法包括：沉积栅极介电层于半导体基板上；沉积第一功函数层于栅极介电层上；沉积第一硬遮罩层于第一功函数层上，且第一硬遮罩层包括氧化铝；沉积底抗反射涂层于第一功函数层上；图案化底抗反射涂层；采用底抗反射涂层作为遮罩，并蚀刻第一硬遮罩层的一部分与第一功函数层的一部分以露出栅极介电层的一部分；以及沉积第二功函数层于露出的栅极介电层的部分上。在一实施例中，蚀刻第一硬遮罩层的部分与第一功函数层的部分的步骤包括：以采用碱性的氢氧化铵的一第一湿蚀刻制程移除第一硬遮罩层的部分；以及以采用臭氧化去离子水、氯化氢、与过氧化氢的混合物的第二湿蚀刻制程移除第一功函数层的部分。在一实施例中，上述方法还包括：沉积氧化物层于底抗反射涂层上；以及旋转涂布光阻层于氧化物层上。在一实施例中，第一湿蚀刻制程移除氧化物层的部分。在一实施例中，碱性的氢氧化铵溶液的温度为25℃至50℃，且浓度为1％至10％。在一实施例中，第二湿蚀刻制程的温度为25℃至50℃。在一实施例中，第二湿蚀刻制程时的氯化氢溶液浓度与过氧化氢溶液浓度为1％至10％。
在又一实施例中，半导体装置的形成方法包括：沉积第一功函数层于半导体鳍状物上；沉积第一硬遮罩层于第一功函数层上，且第一硬遮罩层包括第一材料；形成底抗反射涂层于第一硬遮罩层上；沉积第二硬遮罩层于底抗反射涂层上；进行蚀刻制程以移除底抗反射涂层的部分，且蚀刻制程采用正离子，其中蚀刻制程时的正离子受到第一材料的排斥力；移除第一硬遮罩层的一部分，以露出第一功函数层的一部分；以及经由第一硬遮罩层移除第一功函数层的部分。在一实施例中，移除第一功函数层的部分的步骤露出第一功函数层之下的栅极介电层的一部分。在一实施例中，方法还包括沉积第二功函数层于第一功函数层上、穿过第一功函数层、以及栅极介电层的部分上。在一实施例中，移除第一硬遮罩层的部分与移除第一功函数层的部分的步骤，各自采用底抗反射涂层作为遮罩。
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置的形成方法，包括：
沉积一第一功函数层于一栅极介电层上；
形成一第一硬遮罩层于该第一功函数层上；
形成一光阻遮罩于该第一硬遮罩层上，其中形成该光阻遮罩的步骤包括沉积一底抗反射涂层于该第一硬遮罩层上；
蚀刻该底抗反射涂层的一部分；
采用该底抗反射涂层作为遮罩，蚀刻该第一硬遮罩层的一部分；
蚀刻该第一功函数层的一部分，并经由该第一硬遮罩层与该第一功函数层露出该栅极介电层的一部分；
移除该第一硬遮罩层；以及
沉积一第二功函数层于该第一功函数层与该栅极介电层的该部分上。
2.如权利要求1所述的半导体装置的形成方法，其中，形成该第一硬遮罩层的步骤包括沉积一材料，且该材料的露出表面上累积正电荷。
3.如权利要求1所述的半导体装置的形成方法，其中，形成该光阻遮罩的步骤还包括：
形成一第二硬遮罩层于该底抗反射涂层上；以及
形成一光敏层于该第二硬遮罩层上。
4.如权利要求3所述的半导体装置的形成方法，其中，该第一硬遮罩层与该第二硬遮罩层具有相同的材料组成。
5.一种半导体装置的形成方法，包括：
沉积一栅极介电层于一半导体基板上；
沉积一第一功函数层于该栅极介电层上；
沉积一第一硬遮罩层于该第一功函数层上，且该第一硬遮罩层包括氧化铝；
沉积一底抗反射涂层于该第一功函数层上；
图案化该底抗反射涂层；
采用该底抗反射涂层作为遮罩，并蚀刻该第一硬遮罩层的一部分与该第一功函数层的一部分以露出该栅极介电层的一部分；以及
沉积一第二功函数层于露出的该栅极介电层的该部分上。
6.如权利要求5所述的半导体装置的形成方法，其中，蚀刻该第一硬遮罩层的该部分与该第一功函数层的该部分的步骤包括：
以采用碱性的氢氧化铵的一第一湿蚀刻制程移除该第一硬遮罩层的该部分；以及
以采用臭氧化去离子水、氯化氢、与过氧化氢的混合物的一第二湿蚀刻制程移除该第一功函数层的该部分。
7.如权利要求6所述的半导体装置的形成方法，还包括：
沉积一氧化物层于该底抗反射涂层上；以及
旋转涂布一光阻层于该氧化物层上。
8.一种半导体装置的形成方法，包括：
沉积一第一功函数层于一半导体鳍状物上；
沉积一第一硬遮罩层于该第一功函数层上，且该第一硬遮罩层包括一第一材料；
形成一底抗反射涂层于该第一硬遮罩层上；
沉积一第二硬遮罩层于该底抗反射涂层上；
进行一蚀刻制程以移除该底抗反射涂层的部分，且该蚀刻制程采用正离子，其中该蚀刻制程时的正离子受到该第一材料的排斥力；
移除该第一硬遮罩层的一部分，以露出该第一功函数层的一部分；以及
经由该第一硬遮罩层移除该第一功函数层的该部分。
9.如权利要求8所述的半导体装置的形成方法，其中，移除该第一功函数层的该部分的步骤露出该第一功函数层之下的一栅极介电层的一部分。
10.如权利要求9所述的半导体装置的形成方法，还包括：沉积一第二功函数层于该第一功函数层上、穿过该第一功函数层、以及该栅极介电层的该部分上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784187B2 (en) * 2020-02-27 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11848239B2 (en) * 2020-07-10 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning method and structures resulting therefrom

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040048203A1 (en) * 2002-09-10 2004-03-11 Hitachi, Ltd. Method of manufacturing a semiconductor device for high speed operation and low power consumption
US20070068558A1 (en) * 2005-09-06 2007-03-29 Applied Materials, Inc. Apparatus and methods for mask cleaning
US8629506B2 (en) 2009-03-19 2014-01-14 International Business Machines Corporation Replacement gate CMOS
US7732344B1 (en) * 2009-06-05 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity etching process for metal gate N/P patterning
CN101722158B (zh) * 2009-12-03 2011-09-07 北京有色金属研究总院 一种用于槽式清洗机的补液方法
US8048810B2 (en) * 2010-01-29 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal gate N/P patterning
US8378419B2 (en) 2010-11-22 2013-02-19 International Business Machines Corporation Isolation FET for integrated circuit
KR101746709B1 (ko) * 2010-11-24 2017-06-14 삼성전자주식회사 금속 게이트 전극들을 갖는 반도체 소자의 제조방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9449839B2 (en) * 2012-08-06 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Self-assembled monolayer for pattern formation
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8859437B2 (en) * 2012-12-31 2014-10-14 The Penn State Research Foundation Solution for etching a thin film transistor and method of manufacturing the same
US9305796B2 (en) 2013-11-05 2016-04-05 Applied Materials, Inc. Methods for etching silicon using hydrogen radicals in a hot wire chemical vapor deposition chamber
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9306023B2 (en) 2014-02-06 2016-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate stacks and method of manufacturing the same
US9599896B2 (en) * 2014-03-14 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist system and method
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
KR102259917B1 (ko) 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10276574B2 (en) * 2016-07-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108022874B (zh) * 2016-10-31 2021-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10361133B2 (en) 2017-09-18 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. High-K metal gate and method for fabricating the same
US10734227B2 (en) * 2018-08-31 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10872826B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11848239B2 (en) * 2020-07-10 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning method and structures resulting therefrom

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